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  • 1

    Architecture of an Asynchronous FPGA for Handshake-Component-Based Design  [in Japanese]

    張山 昌論 , 小松 与志也 , 亀山 充隆

    電子情報通信学会技術研究報告 : 信学技報 112(203), 43-47, 2012-09-18

  • 2

    Area-Efficient Design of Asynchronous Circuits Based on Balsa Framework for Synchronous FPGAs  [in Japanese]

    張山 昌論 , 小松 与志也 , 亀山 充隆

    電子情報通信学会技術研究報告 : 信学技報 112(203), 37-42, 2012-09-18

  • 3

    Development of an FPGA Design Support Tool Set for Asynchronous Circuits with Bundled-data Implementation  [in Japanese]

    滝澤 恵多郎 , 飯塚 成 , 齋藤 寛

    電子情報通信学会技術研究報告 : 信学技報 112(71), 49-54, 2012-05-30

  • 4

    Development of an FPGA Design Support Tool Set for Asynchronous Circuits with Bundled-data Implementation  [in Japanese]

    TAKIZAWA Keitaro , IIZUKA Minoru , SAITO Hiroshi

    本稿では,FPGAへの実装を対象とした非同期式回路の設計支援ツールセットを提案する.提案するツールセットでは,束データ方式による非同期式回路の設計制約コマンド生成の自動化,タイミング検証の自動化,タイミング違反時の遅延調整の自動化を行う.提案するツールセットと商用のFPGA設計ツールを使用することにより,FPGAを対象とした束データ方式による非同期式回路設計が容易に行える.実験では,2つのベンチマ …

    Technical report of IEICE. VLD 112(71), 49-54, 2012-05-23

    CiNii Fulltext PDF - Limited 

  • 5

    Asynchronous Circuit Design on Field Programmable Gate Array Devices

    YANG Juna-Lin , LU Shin-Nung , YU Pei-Hsuan

    IEICE transactions on electronics 95(4), 516-522, 2012-04-01

    References (13)

  • 6

    Integration of Behavioral Synthesis and Floorplanning for Asynchronous Circuits with Bundled-Data Implementation

    HAMADA Naohiro , SAITO Hiroshi

    … In this paper, we propose a synthesis method for asynchronous circuits with bundled-data implementation. … The proposed method iteratively applies behavioral synthesis and floorplanning to obtain a near optimum circuit in the term of latency under given design constraints. …

    IEICE Transactions on Electronics 95(4), 506-515, 2012-04-01

    J-STAGE CrossRef References (23)

  • 7

    Towards Fast PGAS Implementation of Multithreaded Asynchronous Large-Scale Graph Traversal for Supercomputers with Local Semi-External Memory

    Jiayeu Zhang , Hitoshi Sato , Satoshi Matsuoka

    … A single-node graph traversal algorithm that uses flash-based memory such as SSD as an external memory has been proposed, whose algorithm also uses multithreaded asynchronous method to hide the latency to SSD access. … Using PGAS language will be easy to design such kind of algorithm; … This work focuses on the design and implementation of the same algorithm on a multi-node supercomputer using high productability PGAS language - X10. …

    IPSJ SIG Notes 2012-HPC-133(36), 1-9, 2012-03-19

    CiNii Link1

  • 8

    Design of asynchronous ALU  [in Japanese]

    MIYAGI Takeshi , NAGATA Yasunori , YAMADA Chikatoshi

    電気学会研究会資料. IIS, 次世代産業システム研究会 = The papers of Technical Meeting on Innovative Industrial System, IEEE Japan 2012(22), 11-12, 2012-03-09

    References (2)

  • 9

    D-18-6 Performance Evaluation for Block Cipher using Asynchronous Circuit Design Method  [in Japanese]

    Okabe Tadashi , Kaneda Yasuaki , Irizuki Yasuharu

    Proceedings of the IEICE General Conference 2012年_情報・システム(1), 237, 2012-03-06

    CiNii Fulltext PDF - Limited 

  • 10

    A Test Generation Method for Synchronously Designed QDI Circuits  [in Japanese]

    UCHIDA Koki , MURATA Eri , OHTAKE Satoshi , NAKASHIMA Yasuhiko

    Quasi-Delay-Insensitive (QDI)設計は非同期式回路の現実的な実現手法の一つとして注目されている.本稿で対象にする同期式回路から変換されたQDI回路は,ラッチ,組合せ論理,および完了検出器から構成されている.これらの構成要素には状態を持つ回路素子であるC素子が用いられており,さらに回路中にハンドシェイクのためのフィードバックが存在するため,テスト生成が困難である.本稿ではテ …

    IEICE technical report. Dependable computing 111(435), 43-48, 2012-02-06

    CiNii Fulltext PDF - Limited 

  • 11

    A Study for Bounded Model Checking of UML State Machines Using SMT Solvers  [in Japanese]

    NIIMURA Hayato , MIYAMOTO Toshiyuki

    近年,記号モデル検査の有効な手法として命題論理式の充足可能性問題(satisfiability,SAT)を利用する有界モデル検査が注目を集めている.データを含む分散システムの有界モデル検査手法において,SATソルバーではなくSMTソルバー(SAT modulo theories)を用いるとより効率的であることが知られている.また,我々はSOAに基づくシステムを設計・検証するためのUMLサブセットと …

    Technical report of IEICE. SS 111(406), 21-26, 2012-01-19

    CiNii Fulltext PDF - Limited 

  • 12

    A Study for Bounded Model Checking of UML State Machines Using SMT Solvers  [in Japanese]

    NIIMURA Hayato , MIYAMOTO Toshiyuki

    近年,記号モデル検査の有効な手法として命題論理式の充足可能性問題(satisfiability,SAT)を利用する有界モデル検査が注目を集めている.データを含む分散システムの有界モデル検査手法において,SATソルバーではなくSMTソルバー(SAT modulo theories)を用いるとより効率的であることが知られている.また,我々はSOAに基づくシステムを設計・検証するためのUMLサブセットと …

    Mathematical Systems Science and its Applications : IEICE technical report 111(405), 21-26, 2012-01-19

    CiNii Fulltext PDF - Limited 

  • 13

    Evaluation of Spreading Codes with Negative Auto-Correlation Based on M-Sequences and Chaos Theory  [in Japanese]

    TOKUNAGA Shohei , TSUNEDA Akio

    直接拡散符号分割多元接続(DS-CDMA)通信では,線形フィードバックシフトレジスタにより生成されるM系列やGold系列がスペクトル拡散符号として用いられている.非同期DS-CDMA通信においては,適切な負の自己相関特性をもつスペクトル拡散符号を用いることで,従来符号よりもビット誤り率を低減することが可能である.本稿では,M系列とカオス理論に基いた負相関スペクトル拡散符号を生成し,その特性を評価す …

    IEICE technical report. Circuits and systems 111(377), 59-62, 2012-01-12

    CiNii Fulltext PDF - Limited 

  • 14

    Design of High-Performance Asynchronous Pipeline Using Synchronizing Logic Gates

    XIA Zhengfan , ISHIHARA Shota , HARIYAMA Masanori , KAMEYAMA Michitaka

    … This paper introduces a novel design method of an asynchronous pipeline based on dual-rail dynamic logic. … Synchronizing Logic Gates (SLGs), which have no data dependency problem, are used in the design to construct the reliable critical datapath. … The design targets latch-free and extremely fine-grain or gate-level pipeline, where the depth of every pipeline stage is only one dual-rail dynamic logic. …

    IEICE Transactions on Electronics E95.C(8), 1434-1443, 2012

    J-STAGE CrossRef

  • 15

    Asynchronous Circuit Design on Field Programmable Gate Array Devices

    YANG Jung-Lin , LU Shin-Nung , YU Pei-Hsuan

    … Developing a rapid prototyping environment utilizing hardware description languages (HDLs) and conventional FPGAs can help ease and conquer the difficulties caused by the complexity of asynchronous digital systems and the advance of VLSI technology recently. … We proposed a design flow and a FPGA template for implementing generalized C-element (gC) style asynchronous controllers. …

    IEICE Transactions on Electronics E95.C(4), 516-522, 2012

    J-STAGE CrossRef

  • 16

    Fractionally Spaced Equalization for Asynchronous Broadband Analog Network Coding

    FANG Zhaoxi , LIANG Feng , ZHANG Shaozhong , ZHOU Xiaolin

    … This letter investigates receiver design for asynchronous broadband bi-directional transmission over frequency selective fading channels. …

    IEICE Transactions on Communications E95.B(11), 3617-3620, 2012

    J-STAGE CrossRef

  • 17

    A Graph Rewriting Approach for Converting Asynchronous ROMs into Synchronous Ones

    MONDAL Md. Nazrul Islam , NAKANO Koji , ITO Yasuaki

    … Circuit design that minimizes the number of clock cycles is easy if we use asynchronous read operations. … However, most of FPGAs support synchronous read operations, but do not support asynchronous read operations. … We assume that a circuit using asynchronous ROMs designed by a non-expert or quickly designed by an expert is given. … Our goal is to convert this circuit with asynchronous ROMs into an equivalent circuit with synchronous ones. …

    IEICE Transactions on Information and Systems 94(12), 2378-2388, 2011-12-01

    IR J-STAGE CrossRef References (17)

  • 18

    A UML Subset for Design and Verification of Systems Based on SOA  [in Japanese]

    HASEGAWA Yasuwo , NIIMURA Hayato , MIYAMOTO Toshiyuki

    短期間で情報システムを構築可能なアーキテクチャとしてSOAが注目されている.SOAに基づくシステム開発の効率化のためには設計から検証までシームレスに利用可能な数理的な表現法が必要である.そこで本論文ではコミュニケーション図と状態機械を含むUMLのサブセットを提案する.これにより,同期・非同期通信が混在するコレオグラフィや,サービスの振る舞いモデルを統一的に記述することができるようになる.

    IEICE technical report. Circuits and systems 111(293), 89-94, 2011-11-10

    CiNii Fulltext PDF - Limited 

  • 19

    A UML Subset for Design and Verification of Systems Based on SOA  [in Japanese]

    HASEGAWA Yasuwo , NIIMURA Hayato , MIYAMOTO Toshiyuki

    短期間で情報システムを構築可能なアーキテクチャとしてSOAが注目されている.SOAに基づくシステム開発の効率化のためには設計から検証までシームレスに利用可能な数理的な表現法が必要である.そこで本論文ではコミュニケーション図と状態機械を含むUMLのサブセットを提案する.これにより,同期・非同期通信が混在するコレオグラフィや,サービスの振る舞いモデルを統一的に記述することができるようになる.

    Mathematical Systems Science and its Applications : IEICE technical report 111(294), 89-94, 2011-11-10

    CiNii Fulltext PDF - Limited 

  • 20

    Implementation of a Low-Power FPGA Based on Synchronous/Asynchronous Hybrid Architecture

    ISHIHARA Shota , TSUCHIYA Ryoto , KOMATSU Yoshiya , HARIYAMA Masanori , KAMEYAMA Michitaka

    … This paper presents a low-power FPGA based on mixed synchronous/asynchronous design. … The proposed FPGA consists of several sections which consist of logic blocks, and each section can be used as either a synchronous circuit or an asynchronous circuit according to its workload. … An asynchronous circuit is power-efficient for a low-workload section since it does not require the clock tree which always consumes the power. …

    IEICE Transactions on Electronics 94(10), 1669-1679, 2011-10-01

    J-STAGE CrossRef References (20)