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  • Cache-Based Network Processor Architecture : Evaluation with Real Network Traffic

    OKUNO Michitaka , NISHIMURA Shinji , ISHIDA Shin-ichi , NISHI Hiroaki

    … A novel cache-based network processor (NP) architecture that can catch up with next generation 100-Gbps packet-processing throughput by exploiting a nature of network traffic is proposed, and the prototype is evaluated with real network traffic traces. …

    IEICE transactions on electronics 89(11), 1620-1628, 2006-11-01

    参考文献13件

  • ネットワークトラフィックの時間的局所性を利用したブロードバンドネットワーク向けキャッシュ型パケット処理技術

    奥野 通貴 , 西村 信治 , 石田 慎一 [他] , 西 宏章

    … 技術を用いるパケット処理エンジン(PPE)は,消費電力増加の原因となる内蔵プロセッサを増加させず,専用ハードウェア部にパThe cache-based packet-processing enginge (PPE) that consists of Process-Learning Cache (PLC) and Cache-Miss Handler (CMH) is proposed to achieve 100-Gbps (Gigabit per second) wire-rate throughput which would be needed for backbone routers in 2007 or …

    情報処理学会論文誌 47(2), 346-354, 2006-02-15

    情報処理学会 参考文献13件 被引用文献2件

  • 次世代インターネットルータ向けネットワークプロセッサ P-Gear の構成と評価

    石田 慎一 , 奥野 道貴 , 西 宏章

    … 本稿では, NPのスループットを更に向上させるために, ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハードウェアを搭載し, 命令処理量を削減する方式を提案する. …

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 105(453), 19-24, 2005-12-02

    参考文献9件

  • 100Gbpsおよび多機能時代のインターネットに対応するバックボーンルータアーキテクチャ

    西 宏章

    … 送を行うS-Gear,宛先ポートの決定を行うL-Gearの3つのルータ基本要素により構成される.P-Gearはトラフィックにあるローカリティを有効利用するため,プロセスラーニングキャッシュ(PLC)とキャッシュミスハンドラ(CMH)を搭載したネットワークプロセッサである.S-Gearはアービタとクロスバのハイブリッド構造をもち,パイプライン化が容易で,かつQoSを提供する高機能スイッチである.L-Gearは検索メモリのハードウェア規模を増 …

    電子情報通信学会技術研究報告. IN, 情報ネットワーク 104(340), 41-46, 2004-10-15

    参考文献7件 被引用文献2件

  • トラフィックの時間的局所性を利用したネットワークプロセッサ・アクセラレータ

    奥野 通貴 , 西 宏章

    … クプロセッサ(NP)アクセラレータを提案する.NP アクセラレータは,パケット処理そのものをキャッシュするHeader Learning Cache(HLC)と,同一パケット処理によるプロセッサ資源の浪費を抑止するCache Miss HandlerCMH)と呼ぶ機構を持つ.実トレースを利用した仮想100 Gbpsシミュレーションにより,アクセス網バックボーンルータで約83%以上 …

    情報処理学会論文誌コンピューティングシステム(ACS) 45(SIG06(ACS6)), 45-53, 2004-05-15

    情報処理学会 参考文献11件 被引用文献8件

  • ヘッダラーニングキャッシュとキャッシュミスハンドラを利用したネットワークプロセッサ高速化方式の提案と評価

    奥野 通貴 , 西 宏章

    … second)程度のスループットを実現している.本稿では,NPのスループットを更に向上させるために,ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハードウェアを搭載し,命令処理量を削減する方式を提案する.実トラフィックを利用した仮想100Gbpsの機能レベルシミュレーションにより,特にアクセス網におけるバックボーンルータで88%以上のHLCヒッ …

    電子情報通信学会技術研究報告. CS, 通信方式 103(720), 61-66, 2004-03-08

    参考文献5件

  • ヘッダラーニングキャッシュとキャッシュミスハンドラを利用したネットワークプロセッサ高速化方式の提案と評価

    奥野 通貴 , 西 宏章

    … second)程度のスループットを実現している.本稿では,NPのスループットを更に向上させるために,ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハードウェアを搭載し,命令処理量を削減する方式を提案する.実トラフィックを利用した仮想100Gbpsの機能レベルシミュレーションにより,特にアクセス網におけるバックボーンルータで88%以上のHLCヒッ …

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理 103(718), 61-66, 2004-03-08

    参考文献5件

  • ヘッダラーニングキャッシュとキャッシュミスハンドラを利用したネットワークプロセッサ高速化方式の提案と評価

    奥野 通貴 , 西 宏章

    … second)程度のスループットを実現している.本稿では,NPのスループットを更に向上させるために,ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハードウェアを搭載し,命令処理量を削減する方式を提案する.実トラフィックを利用した仮想100Gbpsの機能レベルシミュレーションにより,特にアクセス網におけるバックボーンルータで88%以上のHLCヒッ …

    電子情報通信学会技術研究報告. CAS, 回路とシステム 103(716), 61-66, 2004-03-08

    参考文献5件

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