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  • フレックスマージ : LUT数削減を目的としたLUT型FPGA向け論理最適化手法

    高田 大河 , 松永 裕介

    LUT型FPGA向けテクノロジ・マッピングにおいては,生成されるLUTからなるネットワークが,与えられるブーリアン・ネットワークの構造に依存する問題がある.そこで,生成されたネットワークに対してドントケア条件を用いた論理最適化を行うことでその依存を緩和する既存手法が存在する.本稿では,LUTからなるネットワークにおける各LUTのドントケア条件を利用し,2つのLUTのマージを繰り返すことによってLUT数を減らす新た …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 109(315), 185-190, 2009-11-25

    参考文献13件

  • フレックスマージ : LUT数削減を目的としたLUT型FPGA向け論理最適化手法

    高田 大河 , 松永 裕介

    LUT型FPGA向けテクノロジ・マッピングにおいては,生成されるLUTからなるネットワークが,与えられるブーリアン・ネットワークの構造に依存する問題がある.そこで,生成されたネットワークに対してドントケア条件を用いた論理最適化を行うことでその依存を緩和する既存手法が存在する.本稿では,LUTからなるネットワークにおける各LUTのドントケア条件を利用し,2つのLUTのマージを繰り返すことによってLUT数を減らす新た …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report 109(316), 185-190, 2009-11-25

    参考文献13件

  • FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法

    高田 大河 , 松永 裕介

    … 本稿では,LUT型FPGA向けテクノロジ・マッピングにおいて,深さ最小なネットワークの生成を目的とした効率的なカット列挙手法を提案する.カットの数はカットのサイズに対して指数的に増加するため,サイズが大きいカットの全列挙には時間がかかる.提案手法は,深さ最小なネットワークの生成を保証しつつ限られたカットのみを列挙することによって,既存手法よりも高速にカットの列挙を行う.カットのサイズを8および9 …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 108(412), 57-62, 2009-01-22

    参考文献11件

  • FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法

    高田 大河 , 松永 裕介

    … 本稿では,LUT型FPGA向けテクノロジ・マッピングにおいて,深さ最小なネットワークの生成を目的とした効率的なカット列挙手法を提案する.カットの数はカットのサイズに対して指数的に増加するため,サイズが大きいカットの全列挙には時間がかかる.提案手法は,深さ最小なネットワークの生成を保証しつつ限られたカットのみを列挙することによって,既存手法よりも高速にカットの列挙を行う.カットのサイズを8および9 …

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 108(414), 57-62, 2009-01-22

    参考文献11件

  • FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法

    高田 大河 , 松永 裕介

    … 本稿では,LUT型FPGA向けテクノロジ・マッピングにおいて,深さ最小なネットワークの生成を目的とした効率的なカット列挙手法を提案する.カットの数はカットのサイズに対して指数的に増加するため,サイズが大きいカットの全列挙には時間がかかる.提案手法は,深さ最小なネットワークの生成を保証しつつ限られたカットのみを列挙することによって,既存手法よりも高速にカットの列挙を行う.カットのサイズを8および9 …

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 108(413), 57-62, 2009-01-22

    参考文献11件

  • LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法

    高田 大河 , 松永 裕介

    … 本稿では,深さ最小の制約下で LUT 数が少ない LUT ネットワークを生成する LUT 型 FPGA 向けテクノロジ・マッピングにおける,LUT 数削減のための後処理 Cut Substitution を提案する.深さ最小の制約下で LUT 数最小なネットワークを得る問題は NP 困難なクラスと同等かそれ以上に難しい問題と考えられ,効率の良い厳密アルゴリズムは見つかっていない.Cut Substitution は,LUT ネットワークの深さを保ち余分な LUT を取り除くこ …

    情報処理学会研究報告システムLSI設計技術(SLDM) 2007(114(2007-SLDM-132)), 187-192, 2007-11-22

    情報処理学会 参考文献10件

  • LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法

    高田 大河 , 松永 裕介

    … 本稿では,深さ最小の制約下でLUT数が少ないLUTネットワークを生成するLUT型FPGA向けテクノロジ・マッピングにおける,LUT数削減のための後処理Cut Substitutionを提案する.深さ最小の制約下でLUT数最小なネットワークを得る問題はNP困難なクラスと同等かそれ以上に難しい問題と考えられ,効率の良い厳密アルゴリズムは見つかっていない.Cut Substitutionは,LUTネットワークの深さを保ち余分なLUTを取り除くことで,局所的な最適解を …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 107(339), 73-78, 2007-11-15

    参考文献10件

  • LUT型FPGA向けテクノロジ・マッピングにおける深さ制約下のLUT数削減手法

    高田 大河 , 松永 裕介

    … 本稿では,深さ最小の制約下でLUT数が少ないLUTネットワークを生成するLUT型FPGA向けテクノロジ・マッピングにおける,LUT数削減のための後処理Cut Substitutionを提案する.深さ最小の制約下でLUT数最小なネットワークを得る問題はNP困難なクラスと同等かそれ以上に難しい問題と考えられ,効率の良い厳密アルゴリズムは見つかっていない.Cut Substitutionは,LUTネットワークの深さを保ち余分なLUTを取り除くことで,局所的な最適解を …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 107(336), 73-78, 2007-11-15

    参考文献10件

  • LUT型FPGAを対象とした消費電力および遅延の見積もり手法について

    中村 隆二 , 松永 裕介

    … 本稿では、そのための基礎技術としてLUT型FPGAを対象とした消費電力および遅延の見積もり手法の提案を行い、精度の評価を行うためにNanosimによる見積もり結果との比較を行った。 …

    情報処理学会研究報告システムLSI設計技術(SLDM) 2006(126(2006-SLDM-127)), 133-138, 2006-11-30

    情報処理学会 参考文献4件

  • LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング

    高田 大河 , 松永 裕介

    … 本稿では,出力におけるLUT段数が最小かつLUT個数が最小なネットワークの生成を目的としたLUT型FPGA向けテクノロジ・マッピングのアルゴリズムを提案する.従来は,LUT段数に関してのみ最小であり,LUT個数に関しては最小である保証がないヒューリスティックな手法が提案されてきた.提案手法は,ネットワーク各部のLUT段数が最小である制約のもとでLUT個数が最小なネットワーク …

    情報処理学会研究報告システムLSI設計技術(SLDM) 2006(126(2006-SLDM-127)), 47-52, 2006-11-28

    情報処理学会 参考文献4件

  • LUT型FPGAを対象とした消費電力および遅延の見積もり手法について

    中村 隆二 , 松永 裕介

    … 本稿では、そのための基礎技術としてLUT型FPGAを対象とした消費電力および遅延の見積もり手法の提案を行い、精度の評価を行うためにNanosimによる見積もり結果との比較を行った。 …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 106(392), 1-6, 2006-11-23

    参考文献4件

  • LUT型FPGAを対象とした消費電力および遅延の見積もり手法について

    中村 隆二 , 松永 裕介

    … 本稿では、そのための基礎技術としてLUT型FPGAを対象とした消費電力および遅延の見積もり手法の提案を行い、精度の評価を行うためにNanosimによる見積もり結果との比較を行った。 …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 106(389), 1-6, 2006-11-23

    参考文献4件

  • LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング

    高田 大河 , 松永 裕介

    … 本稿では,出力におけるLUT段数が最小かつLUT個数が最小なネットワークの生成を目的としたLUT型FPGA向けテクノロジ・マッピングのアルゴリズムを提案する.従来は,LUT段数に関してのみ最小であり,LUT個数に関しては最小である保証がないヒューリスティックな手法が提案されてきた.提案手法は,ネットワーク各部のLUT段数が最小である制約のもとでLUT個数が最小なネットワークを得る問題を厳密に解くものである.提案手法 …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 106(390), 47-52, 2006-11-21

    参考文献4件

  • LUT段数最小かつ個数極小なLUT型FPGA向けテクノロジ・マッピング

    高田 大河 , 松永 裕介

    … 本稿では,出力におけるLUT段数が最小かつLUT個数が最小なネットワークの生成を目的としたLUT型FPGA向けテクノロジ・マッピングのアルゴリズムを提案する.従来は,LUT段数に関してのみ最小であり,LUT個数に関しては最小である保証がないヒューリスティックな手法が提案されてきた.提案手法は,ネットワーク各部のLUT段数が最小である制約のもとでLUT個数が最小なネットワークを得る問題を厳密に解くものである.提案手法 …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 106(387), 47-52, 2006-11-21

    参考文献4件 被引用文献1件

  • クラスタ段数最小化を目的としたLUT型FPGAのパッキング手法

    勝木 裕二 , 松永 裕介

    FPGA上に回路を実装する場合,回路をLUT(Look-Up Table)で被覆した後,各LUTをクラスタと呼ばれる論理ブロックへとまとめるパッキングという作業を行う.ここで,クラスタ間の配線遅延について考えた場合,回路の配置配線が行われた後でないと実際の遅延を厳密に求めることは難しい.そこで,パッキングの段階では各クラスタ間の配線遅延を一定とした遅延モデルが用いられる.この場合,回路の遅延はパッ …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 105(672), 43-48, 2006-03-17

    参考文献7件

  • クラスタ段数最小化を目的としたLUT型FPGAのパッキング手法

    勝木 裕二 , 松永 裕介

    FPGA上に回路を実装する場合,回路をLUT(Look-Up Table)で被覆した後,各LUTをクラスタと呼ばれる論理ブロックへとまとめるパッキングという作業を行う.ここで,クラスタ間の配線遅延について考えた場合,回路の配置配線が行われた後でないと実際の遅延を厳密に求めることは難しい.そこで,パッキングの段階では各クラスタ間の配線遅延を一定とした遅延モデルが用いられる.この場合,回路の遅延はパッ …

    情報処理学会研究報告システムLSI設計技術(SLDM) 2006(28(2006-SLDM-124)), 121-126, 2006-03-17

    情報処理学会 参考文献7件

  • クラスタ段数最小化を目的としたLUT型FPGAのパッキング手法

    勝木 裕二 , 松永 裕介

    FPGA上に回路を実装する場合,回路をLUT(Look-Up Table)で被覆した後,各LUTをクラスタと呼ばれる論理ブロックヘとまとめるパッキングという作業を行う.ここで,クラスタ間の配線遅延について考えた場合,回路の配置配線が行われた後でないと実際の遅延を厳密に求めることは難しい.そこで,パッキングの段階では各クラス夕間の配線遅延を一定とした遅延モデルが用いられる.この場合,回路の遅延はパッ …

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 105(670), 43-48, 2006-03-10

    参考文献7件

  • ブーリアンマッチングを利用したFPGAの深さ最小化マッピング手法について

    松永 裕介

    … ilinx社のXC4000のように5入力以下の任意の論理関数だけでなく, 6入力以上の一部の論理関数を実現できるものが存在する.そのような特殊な場合のマッピングを考慮するためには, マッピング対象の回路の論理関数を考慮したブーリアンマッチングを行う必要がある.本稿では関数分解に基づくブーリアンマッチングを利用して効率よくLUT型FPGA用の深さ最小の回路を求めるテクノロジマッピングアルゴリズムについて述べる. …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 101(577), 45-52, 2002-01-17

    参考文献14件 被引用文献2件

  • ブーリアンマッチングを利用したFPGAの深さ最小化マッピング手法について

    松永 裕介

    … ilinx社のXC4000のように5入力以下の任意の論理関数だけでなく, 6入力以上の一部の論理関数を実現できるものが存在する.そのような特殊な場合のマッピングを考慮するためには, マッピング対象の回路の論理関数を考慮したブーリアンマッチングを行う必要がある.本稿では関数分解に基づくブーリアンマッチングを利用して効率よくLUT型FPGA用の深さ最小の回路を求めるテクノロジマッピングアルゴリズムについて述べる. …

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 101(579), 45-52, 2002-01-17

    参考文献14件

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