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  • SLM: A Scalable Logic Module Architecture with Less Configuration Memory

    AMAGASAKI Motoki , ARAKI Ryo , IIDA Masahiro , SUEYOSHI Toshinori

    … <p>Most modern field programmable gate arrays (FPGAs) use a lookup table (LUT) as their basic logic cell. … LUT resource requirements increase as <i>O</i>(2<i><sup>k</sup></i>) with an increasing number of inputs, <i>k</i>, so LUTs with more than six inputs negatively affect the overall FPGA performance. … The key feature of our tool is to combine a function decomposition process with traditional cut-based mapping. …

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E99.A(12), 2500-2506, 2016

    J-STAGE

  • Accelerating SAT-Based Boolean Matching for Heterogeneous FPGAs Using One-Hot Encoding and CEGAR Technique

    MATSUNAGA Yusuke

    … This paper describes two speed-up techniques for Boolean matching of LUT-based circuits. …

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E99.A(7), 1374-1380, 2016

    J-STAGE

  • CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法 (VLSI設計技術)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.従来の手法ではナイーブな段階的探索を用いていたのに対して,本稿で提案する改良アルゴリズムはCEGAR(counter example guided abstraction refinment: 反例に基づく段階的抽象化)と呼ばれる手法を用いてさらなる高速化を達成している. …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(123), 201-206, 2014-07-09

  • CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法 (回路とシステム)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.従来の手法ではナイーブな段階的探索を用いていたのに対して,本稿で提案する改良アルゴリズムはCEGAR(counter example guided abstraction refinment: 反例に基づく段階的抽象化)と呼ばれる手法を用いてさらなる高速化を達成している. …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(122), 201-206, 2014-07-09

  • CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法 (システム数理と応用)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.従来の手法ではナイーブな段階的探索を用いていたのに対して,本稿で提案する改良アルゴリズムはCEGAR(counter example guided abstraction refinment: 反例に基づく段階的抽象化)と呼ばれる手法を用いてさらなる高速化を達成している. …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(125), 201-206, 2014-07-09

  • CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法 (スマートインフォメディアシステム)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.従来の手法ではナイーブな段階的探索を用いていたのに対して,本稿で提案する改良アルゴリズムはCEGAR(counter example guided abstraction refinment: 反例に基づく段階的抽象化)と呼ばれる手法を用いてさらなる高速化を達成している. …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(126), 201-206, 2014-07-09

  • CEGAR法を用いたLUT回路のブーリアンマッチングの高速化手法 (信号処理)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.従来の手法ではナイーブな段階的探索を用いていたのに対して,本稿で提案する改良アルゴリズムはCEGAR(counter example guided abstraction refinment: 反例に基づく段階的抽象化)と呼ばれる手法を用いてさらなる高速化を達成している. …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(124), 201-206, 2014-07-09

  • LUT回路のブーリアンマッチング手法について (VLSI設計技術)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.高速化手法は2つある.1つは入力順序の割り当てをone-hot符号化された変数を用いて表す手法であり,従来の2進符号化に比べると必要となる変数の数は増えるが,ほとんどの制約が2項節の形で与えられるため,SATソルバにおいて効率的な値の伝搬が行える.もう1つは段階的探索手法で,マッ …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113(416), 149-154, 2014-01-28

  • LUT回路のブーリアンマッチング手法について (コンピュータシステム)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.高速化手法は2つある.1つは入力順序の割り当てをone-hot符号化された変数を用いて表す手法であり,従来の2進符号化に比べると必要となる変数の数は増えるが,ほとんどの制約が2項節の形で与えられるため,SATソルバにおいて効率的な値の伝搬が行える.もう1つは段階的探索手法で,マッ …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113(417), 149-154, 2014-01-28

  • LUT回路のブーリアンマッチング手法について (リコンフィギャラブルシステム)

    松永 裕介

    … 本稿では複数のLUTからなる回路が与えられた論理関数を実現できるかどうかを調べるブーリアンマッチングの高速化手法について述べる.高速化手法は2つある.1つは入力順序の割り当てをone-hot符号化された変数を用いて表す手法であり,従来の2進符号化に比べると必要となる変数の数は増えるが,ほとんどの制約が2項節の形で与えられるため,SATソルバにおいて効率的な値の伝搬が行える.もう1つは段階的探索手法で,マッ …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 113(418), 149-154, 2014-01-28

  • Low Complexity Logarithmic and Anti-Logarithmic Converters for Hybrid Number System Processors and DSP Applications

    HOANG Van-Phuc , PHAM Cong-Kha

    … The implementation results in both FPGA and 0.18-µm CMOS technology are also presented and discussed. …

    IEICE transactions on fundamentals of electronics, communications and computer sciences 96(2), 584-590, 2013-02-01

    J-STAGE 参考文献15件

  • FPGAにおける細粒度動的部分再構成機構の検討 (リコンフィギャラブルシステム)

    上田 晋寛 , 河本 尚輝 , 土肥 慶亮 [他] , 柴田 裕一郎 , 小栗 清

    … Programmable Gate Array(FPGA)は,コンフィギュレーション用SRAMの値を書き換えることで回路の再構成可能が可能である.それらの中には動作中に回路の一部を書き換える動的部分再構成(Dynamic Partial Reconfiguration:DPR)機能をもつものがある.2010年には, Xilinx社がこの機能に使用するDPR用の回路データ(ビットストリーム)の生成を正式にサポートした.しかし,書き込むビットストリームはEDAソフトウェアにより事前に生成してお …

    電子情報通信学会技術研究報告 : 信学技報 112(203), 61-66, 2012-09-18

  • Efficient LUT-Based Truncated Multiplier and Its Application in RGB to YCbCr Color Space Conversion

    HOANG Van-Phuc , PHAM Cong-Kha

    … In this paper, we present an efficient architecture for an LUT-based truncated multiplier and its application in RGB to YCbCr color space conversion which can be used for digital TV, image and video processing systems. … By employing an improved split LUT-based architecture and LUT optimization method, the proposed multiplier can reduce the value of area-delay product by up to 52% compared with other constant multiplier methods. …

    IEICE transactions on fundamentals of electronics, communications and computer sciences 95(6), 999-1006, 2012-06-01

    J-STAGE 参考文献15件

  • An Improved Look-Up Table-Based FPGA Implementation of Image Warping for CMOS Image Sensors

    RO Se-yong , LUO Lin-bo , CHONG Jong-wha

    … Several existing look-up table (LUT)-based algorithms achieve real-time performance; … however, the size of the LUT is still large, and it has to be stored in off-chip memory. … To reduce latency and bandwidth due to the use of off-chip memory, this paper proposes an improved LUT (ILUT) scheme that compresses the LUT to the point that it can be stored in on-chip memory. …

    IEICE Transactions on Information and Systems E95.D(11), 2682-2692, 2012

    J-STAGE

  • リモートからのLUT書き換えによる動的部分再構成の基礎検討

    川合 浩之 , 安永 守利

    … 本研究では,FPGAの動的部分再構成をリモートから実行するための基礎実装を行う.はじめに,FPGAボードをイーサネットに接続し,遠隔からのデータを受信出来るようにする.その際,Xilinxが提供するマイクロカーネルであるXilKernelと軽量TCPスタックであるlwIPを実装する.これらの制御はソフトコアCPUであるMicroblazeによって行われる.次に,指定したLUTのみを動的に書き換えるための構造を …

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 111(218), 69-74, 2011-09-19

    参考文献7件

  • 低エラーのLUTによる打切り乗算器の設計

    Hoang Van-Phuc , 範 公可

    LUTによる打切り方法を用いて小面積かつ低エラーの8×8固定幅の打ち切り乗算器を提案する。 …

    電子情報通信学会技術研究報告. ICD, 集積回路 110(344), 159-162, 2010-12-09

    参考文献7件

  • Efficient Cut Enumeration Heuristics for Depth-Optimum Technology Mapping for LUT-Based FPGAs

    TAKATA Taiga , MATSUNAGA Yusuke

    … Recent technology mappers for LUT based FPGAs employ cut enumeration. …

    IEICE transactions on fundamentals of electronics, communications and computer sciences 92(12), 3268-3275, 2009-12-01

    J-STAGE 参考文献14件

  • フレックスマージ : LUT数削減を目的としたLUTFPGA向け論理最適化手法

    高田 大河 , 松永 裕介

    LUTFPGA向けテクノロジ・マッピングにおいては,生成されるLUTからなるネットワークが,与えられるブーリアン・ネットワークの構造に依存する問題がある.そこで,生成されたネットワークに対してドントケア条件を用いた論理最適化を行うことでその依存を緩和する既存手法が存在する.本稿では,LUTからなるネットワークにおける各LUTのド …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 109(315), 185-190, 2009-11-25

    参考文献13件

  • フレックスマージ : LUT数削減を目的としたLUTFPGA向け論理最適化手法

    高田 大河 , 松永 裕介

    LUTFPGA向けテクノロジ・マッピングにおいては,生成されるLUTからなるネットワークが,与えられるブーリアン・ネットワークの構造に依存する問題がある.そこで,生成されたネットワークに対してドントケア条件を用いた論理最適化を行うことでその依存を緩和する既存手法が存在する.本稿では,LUTからなるネットワークにおける各LUTのド …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング : IEICE technical report 109(316), 185-190, 2009-11-25

    参考文献13件

  • FPGA向けテクノロジ・マッピングにおける深さ最小ネットワーク生成のための効率的なカット列挙手法

    高田 大河 , 松永 裕介

    … 本稿では,LUTFPGA向けテクノロジ・マッピングにおいて,深さ最小なネットワークの生成を目的とした効率的なカット列挙手法を提案する.カットの数はカットのサイズに対して指数的に増加するため,サイズが大きいカットの全列挙には時間がかかる.提案手法は,深さ最小なネットワークの生成を保証しつつ限られたカットのみを列挙することによって,既存手法よりも高速にカットの列挙を行う.カット …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 108(412), 57-62, 2009-01-22

    参考文献11件

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