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  • Interference-free memory assignment in multi-core chips is NP-hard (回路とシステム)

    CHEN YI JUNG , KORMAN MATIAS , ROELOFFZEN MARCEL [他] , TOKUYAMA TAKESHI

    … The SRAM tiles are connected by a 2D mesh network, and each IP core has a vertical access port connected to the SRAM tile stacked on top of it. … That is, a memory assignment where each processor has the block containing its access port assigned to it, and for each processor all its memory blocks are orthogonally connected on the memory grid. … We show by a reduction from monotone planar 3-SAT that it is NP-complete to find an interference-free memory assignment. …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(312), 99-104, 2014-11-20

  • Interference-free memory assignment in multi-core chips is NP-hard (システム数理と応用)

    CHEN YI JUNG , KORMAN MATIAS , ROELOFFZEN MARCEL [他] , TOKUYAMA TAKESHI

    … The SRAM tiles are connected by a 2D mesh network, and each IP core has a vertical access port connected to the SRAM tile stacked on top of it. … That is, a memory assignment where each processor has the block containing its access port assigned to it, and for each processor all its memory blocks are orthogonally connected on the memory grid. … We show by a reduction from monotone planar 3-SAT that it is NP-complete to find an interference-free memory assignment. …

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(313), 99-104, 2014-11-20

  • Interference-free memory assignment in multi-core chips is NP-hard

    Yi-jungChen , Matias Korman , Marcel Roeloffzen , Takeshi Tokuyama

    … The SRAM tiles are connected by a 2D mesh network, and each IP core has a vertical access port connected to the SRAM tile stacked on top of it. … That is, a memory assignment where each processor has the block containing its access port assigned to it, and for each processor all its memory blocks are orthogonally connected on the memory grid. … We show by a reduction from monotone planar 3-SAT that it is NP-complete to find an interference-free memory assignment. …

    研究報告アルゴリズム(AL) 2014-AL-150(18), 1-6, 2014-11-13

    情報処理学会

  • Resource Minimization Method Satisfying Delay Constraint for Replicating Large Contents

    SHIMIZU Sho , ISHIKAWA Hiroyuki , ARAKAWA Yutaka , YAMANAKA Naoaki , SHIBA Kosuke

    … This paper proposes a novel approach that takes advantage of the parallelism of dynamically reconfigurable processors (DRPs) to solve the resource minimization problem, which is NP-hard. …

    IEICE transactions on communications 92(10), 3102-3110, 2009-10-01

    J-STAGE 参考文献18件

  • 並列プロセッサDAPDNA-2を用いたリンクディスジョイント経路計算の高速解法

    木原 拓 , 清水 翔 , 高 山 [他] , 荒川 豊 , 山中 直明 , 渡辺 昭文

    … ンクディスジョイントな2つの経路の合計コストをできるだけ低くすることが,リソースの効率的な利用の点で重要な課題となっている.しかしながら、経路の合計コストが最も低い最適解を求めるための計算はNP困難であり,膨大な時間がかかってしまう.そこで、本稿では並列プロセッサDAPDNA-2を用いて、リンクディスジョイント経路計算における最適解を高速に算出する方法を提案する.提案方式では、全リンクパターン …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 108(412), 201-206, 2009-01-22

    参考文献18件

  • 並列プロセッサ DAPDNA-2 を用いたリンクディスジョイント経路計算の高速解法

    木原 拓 , 清水 翔 , 高山 [他] , 荒川 豊 , 山中 直明 , 渡辺 昭文

    … ディスジョイントな 2 つの経路の合計コストをできるだけ低くすることが,リソースの効率的な利用の点で重要な課題となっている.しかしながら、経路の合計コストが最も低い最適解を求めるための計算は NP 困難であり,膨大な時間がかかってしまう.そこで、本稿では並列プロセッサ DAPDNA-2 を用いて、リンクデイスジョイント経路計算における最適解を高速に算出する方法を提案する.提案方式では、全リンクパ …

    研究報告システムLSI設計技術(SLDM) 2009(7(2009-SLDM-138)), 201-206, 2009-01-22

    情報処理学会 参考文献18件

  • 並列プロセッサDAPDNA-2を用いたリンクディスジョイント経路計算の高速解法

    木原 拓 , 清水 翔 , 高 山 [他] , 荒川 豊 , 山中 直明 , 渡辺 昭文

    … ンクディスジョイントな2つの経路の合計コストをできるだけ低くすることが,リソースの効率的な利用の点で重要な課題となっている.しかしながら、経路の合計コストが最も低い最適解を求めるための計算はNP困難であり,膨大な時間がかかってしまう.そこで、本稿では並列プロセッサDAPDNA-2を用いて、リンクディスジョイント経路計算における最適解を高速に算出する方法を提案する.提案方式では、全リンクパターン …

    電子情報通信学会技術研究報告. RECONF, リコンフィギャラブルシステム : IEICE technical report 108(414), 201-206, 2009-01-22

    参考文献18件 被引用文献1件

  • 並列プロセッサDAPDNA-2を用いたリンクディスジョイント経路計算の高速解法

    木原 拓 , 清水 翔 , 高 山 [他] , 荒川 豊 , 山中 直明 , 渡辺 昭文

    … ンクディスジョイントな2つの経路の合計コストをできるだけ低くすることが,リソースの効率的な利用の点で重要な課題となっている.しかしながら、経路の合計コストが最も低い最適解を求めるための計算はNP困難であり,膨大な時間がかかってしまう.そこで、本稿では並列プロセッサDAPDNA-2を用いて、リンクディスジョイント経路計算における最適解を高速に算出する方法を提案する.提案方式では、全リンクパターン …

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 108(413), 201-206, 2009-01-22

    参考文献18件

  • SIP-Aware Cache を用いた広帯域 VoIP HW-Engine の提案

    河合 満 , 井上 恒一 , 西 宏章

    … 今後の固定電話のIP化やユビキタス環境での新しいサービスによる大容量細粒度通信への,対応を迫られている.特にパケット処理を行うNPにおいては,大容量,低コスト化,低消費電力化が必要とされる中,PUの処理能力の向上努力だけでは問題は解決されない.一方で,NPの処理負担軽減を目的としたアーキテクチャとしては,パケットトランザクションに存在する時間的局所性を利用し,パケットに施される …

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 107(175), 19-24, 2007-08-02

    参考文献7件

  • Cache-Based Network Processor Architecture : Evaluation with Real Network Traffic

    OKUNO Michitaka , NISHIMURA Shinji , ISHIDA Shin-ichi , NISHI Hiroaki

    … A novel cache-based network processor (NP) architecture that can catch up with next generation 100-Gbps packet-processing throughput by exploiting a nature of network traffic is proposed, and the prototype is evaluated with real network traffic traces. … We evaluated an FPGA-based prototype with real core network traffic traces of a WIDE backbone router. …

    IEICE transactions on electronics 89(11), 1620-1628, 2006-11-01

    参考文献13件

  • Lower MAC Software Implementations for the IEEE 802.16 Standard

    PAPAIOANNOU Ioannis , DRE Chrissavgi

    … The second implementation is based on an Intel's IXP2400 Network Processor chip and the preceding functions are implemented by writing embedded software for that part. …

    IEICE transactions on communications 89(3), 816-827, 2006-03-01

    参考文献18件

  • 次世代インターネットルータ向けネットワークプロセッサ P-Gear の構成と評価

    石田 慎一 , 奥野 道貴 , 西 宏章

    … ネットワークトラフィック処理を高速かつ柔軟に行うデバイスであるネットワークプロセッサ(NP)は, パケットのパイプライン処理, 並列処理等の技法を利用し最大10〜40Gbps(Giga bit per second)程度のスループットを実現している. …

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 105(453), 19-24, 2005-12-02

    参考文献9件

  • トラフィックの時間的局所性を利用したネットワークプロセッサ・アクセラレータ

    奥野 通貴 , 西 宏章

    … 回線速度100 Gbps(Giga bit per second)への対応が懸念されている.本稿では,ネットワークトラフィックの時間的局所性を利用して,パケット処理を高速化するネットワークプロセッサ(NP)アクセラレータを提案する.NP アクセラレータは,パケット処理そのものをキャッシュするHeader Learning Cache(HLC)と,同一パケット処理によるプロセッサ資源の浪費を抑止するCache Miss Handler(CMH)と呼ぶ機構を持 …

    情報処理学会論文誌コンピューティングシステム(ACS) 45(SIG06(ACS6)), 45-53, 2004-05-15

    情報処理学会 参考文献11件 被引用文献8件

  • ネットワークプロセッサを用いた IPv6 over IPv4 トンネル機能の評価

    日高 稔 , 高瀬 誠由 , 奥 智行

    … 機能追加の実現方式を提案する.トランクカード方式では,高速ルータに搭載されている回線に対し,トンネル機能等の新機能を柔軟に追加することができる.本研究では,ネットワークプロセッサを用いた機能追加の一例として,現在利用可能な1ギガビットイーサネット対応ネットワークプロセッサのトンネルパケット処理性能を測定し,NPを利用したトランクカード方式により,柔軟な機能追加が実現可能である見通しを得た. …

    電子情報通信学会技術研究報告. CS, 通信方式 103(720), 67-70, 2004-03-08

    参考文献8件

  • ヘッダラーニングキャッシュとキャッシュミスハンドラを利用したネットワークプロセッサ高速化方式の提案と評価

    奥野 通貴 , 西 宏章

    … ネットワークトラフィック処理を高速かつ柔軟に行うデバイスであるネットワークプロセッサ(NP)は,パケットのパイプライン処理,並列処理等の技法を利用し最大10〜40Gbps(Giga bit per second)程度のスループットを実現している.本稿では,NPのスループットを更に向上させるために,ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハ …

    電子情報通信学会技術研究報告. CS, 通信方式 103(720), 61-66, 2004-03-08

    参考文献5件

  • ネットワークプロセッサを用いた IPv6 over IPv4 トンネル機能の評価

    日高 稔 , 高瀬 誠由 , 奥 智行

    … 機能追加の実現方式を提案する.トランクカード方式では,高速ルータに搭載されている回線に対し,トンネル機能等の新機能を柔軟に追加することができる.本研究では,ネットワークプロセッサを用いた機能追加の一例として,現在利用可能な1ギガビットイーサネット対応ネットワークプロセッサのトンネルパケット処理性能を測定し,NPを利用したトランクカード方式により,柔軟な機能追加が実現可能である見通しを得た. …

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理 103(718), 67-70, 2004-03-08

    参考文献8件

  • ヘッダラーニングキャッシュとキャッシュミスハンドラを利用したネットワークプロセッサ高速化方式の提案と評価

    奥野 通貴 , 西 宏章

    … ネットワークトラフィック処理を高速かつ柔軟に行うデバイスであるネットワークプロセッサ(NP)は,パケットのパイプライン処理,並列処理等の技法を利用し最大10〜40Gbps(Giga bit per second)程度のスループットを実現している.本稿では,NPのスループットを更に向上させるために,ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハ …

    電子情報通信学会技術研究報告. DSP, ディジタル信号処理 103(718), 61-66, 2004-03-08

    参考文献5件

  • ネットワークプロセッサを用いた IPv6 over IPv4 トンネル機能の評価

    日高 稔 , 高瀬 誠由 , 奥 智行

    … 機能追加の実現方式を提案する.トランクカード方式では,高速ルータに搭載されている回線に対し,トンネル機能等の新機能を柔軟に追加することができる.本研究では,ネットワークプロセッサを用いた機能追加の一例として,現在利用可能な1ギガビットイーサネット対応ネットワークプロセッサのトンネルパケット処理性能を測定し,NPを利用したトランクカード方式により,柔軟な機能追加が実現可能である見通しを得た. …

    電子情報通信学会技術研究報告. CAS, 回路とシステム 103(716), 67-70, 2004-03-08

    参考文献8件 被引用文献1件

  • ヘッダラーニングキャッシュとキャッシュミスハンドラを利用したネットワークプロセッサ高速化方式の提案と評価

    奥野 通貴 , 西 宏章

    … ネットワークトラフィック処理を高速かつ柔軟に行うデバイスであるネットワークプロセッサ(NP)は,パケットのパイプライン処理,並列処理等の技法を利用し最大10〜40Gbps(Giga bit per second)程度のスループットを実現している.本稿では,NPのスループットを更に向上させるために,ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハ …

    電子情報通信学会技術研究報告. CAS, 回路とシステム 103(716), 61-66, 2004-03-08

    参考文献5件

  • マルチキャストMPLSノードのための高速テーブル検索メカニズムの提案

    清水 雅史 , 安川 正祥

    … 本論文は、マルチキャストMPLSノードの、テーブル検索の高速化を実現するためにネットワークプロセッサ(NP:Network Processor)、CAM(Content Addressable Memory)を用いたハードウェアベースのフオワーディングアーキテクチャ・テーブル検索アルゴリズムについて検討する。 …

    電子情報通信学会技術研究報告. IN, 情報ネットワーク 103(692), 393-396, 2004-02-27

    参考文献5件

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