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  • 微細 High-k/ メタルゲートデバイスにおけるキャリア移動度とT_<inv>スケーリングの関係および22nmノードに向けたデバイス設計ガイドライン

    後藤 正和 , 川中 繁 , 犬宮 誠治 [他] , 楠 直樹 , 齋藤 真澄 , 辰村 光介 , 木下 敦寛 , 稲葉 聡 , 豊島 義明

    T_<inv>スケーリングとチャネル内キャリア移動度劣化のトレードオフに関し、極微細MOSFETを用いた実験データに基づき解析を行った。ゲート長25nmまでのMOSFETにおけるドレイン駆動力I_<on>に対するN_sやV_<inj>、DIBLの影響を分離することで、T_<inv>スケーリングと共に増加するチャネル内キャリア移動度劣化に対し、N_s向 …

    電子情報通信学会技術研究報告. ICD, 集積回路 109(134), 53-56, 2009-07-09

    参考文献13件

  • 微細 High-k/ メタルゲートデバイスにおけるキャリア移動度とT_<inv>スケーリングの関係および22nmノードに向けたデバイス設計ガイドライン

    後藤 正和 , 川中 繁 , 犬宮 誠治 [他] , 楠 直樹 , 齋藤 真澄 , 辰村 光介 , 木下 敦寛 , 稲葉 聡 , 豊島 義明

    T_<inv>スケーリングとチャネル内キャリア移動度劣化のトレードオフに関し、極微細MOSFETを用いた実験データに基づき解析を行った。ゲート長25nmまでのMOSFETにおけるドレイン駆動力I_<on>に対するN_sやV_<inj>、DIBLの影響を分離することで、T_<inv>スケーリングと共に増加するチャネル内キャリア移動度劣化に対し、N_s向 …

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス 109(133), 53-56, 2009-07-09

    参考文献13件

  • Tinv Scaling and Gate Leakage Reduction for n-Type Metal Oxide Semiconductor Field Effect Transistor with HfSix/HfO2 Gate Stack by Interfacial Layer Formation Using Ozone–Water-Last Treatment

    Oshiyama Itaru , Tai Kaori , Hirano Tomoyuki [他] , Yamaguchi Shinpei , Tanaka Kazuaki , Hagimoto Yoshiya , Uemura Takayuki , Ando Takashi , Watanabe Koji , Yamamoto Ryo , Kanda Saori , Wang Junli , Tateshita Yasushi , Wakabayashi Hitoshi , Tagawa Yukio , Tsukamoto Masanori , Iwamoto Hayato , Saito Masaki , Oshima Masaharu , Toyoda Satoshi , Nagashima Naoki , Kadomura Shingo

    In this paper, we demonstrate a wet treatment for the HfSix/HfO2 gate stack of n-type metal oxide semiconductor field effect transistor (nMOSFET) fabricated by a gate-last process in order to scale do …

    Jpn J Appl Phys 47(4), 2379-2382, 2008-04-25

    応用物理学会

  • ダマシンゲートプロセスを用いた top-cut デュアルストレスライナーを有する高性能 Metal/High-k Gate MOSFET

    黛 哲 , 王 俊利 , 山川 真弥 [他] , 舘下 八州志 , 平野 智之 , 中田 征志 , 山口 晋平 , 山本 雄一 , 宮波 勇樹 , 押山 到 , 田中 和樹 , 田井 香織 , 小川 浩二 , 釘宮 克尚 , 長濱 嘉彦 , 萩本 賢哉 , 山本 亮 , 神田 さおり , 長野 香 , 若林 整 , 田川 幸雄 , 塚本 雅則 , 岩元 勇人 , 斎藤 正樹 , 門村 新吾 , 長島 直樹

    … 今回,pFETは(100)基盤上にcompressiveストレスライナーとeSiGeソース/ドレインを用いて,Tinv=1.4nmのALD-TiN/HfO_2ゲート構造を採用することで高性能を実現した。 … 一方,nFETはtensileストレスライナーを用いてTinv=1.4nmのHfSi_x/HfO_2ゲート構造を適用した。 …

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス 107(455), 21-24, 2008-01-17

    参考文献12件

  • Tinv Scaling and Jg Reducing for nMOSFET with HfSi_x/HfO_2 Gate Stack by Interfacial Layer Formation Using Ozone Water Treatment Process

    OSHIYAMA I. , TAI K. , HIRANO T. , YAMAGUCHI S. , TANAKA K. , HAGIMOTO Y. , UEMURA T. , ANDO T. , WATANABE K. , YAMAMOTO R. , KANDA S. , WANG J. , TATESHITA Y. , WAKABAYASHI H. , TAGAWA Y. , TSUKAMOTO M. , IWAMOTO H. , SAITO M. , OSHIMA M. , TOYODA S. , NAGASHIMA N. , KADOMURA S.

    Extended abstracts of the ... Conference on Solid State Devices and Materials 2007, 848-849, 2007-09-19

    参考文献8件 被引用文献1件

  • (100)及び(110)基板上のeSiGeによる歪みSiチャネルを有する Metal/High-k Gate Stack MOSFET のデバイス特性

    舘下 八州志 , 王 俊利 , 長野 香 [他] , 平野 智之 , 宮波 勇樹 , 生田 哲也 , 片岡 豊隆 , 菊池 善明 , 山口 晋平 , 安藤 崇志 , 田井 香織 , 松本 良輔 , 藤田 繁 , 山根 千種 , 山本 亮 , 神田 さおり , 釘宮 克尚 , 木村 忠之 , 大地 朋和 , 山本 雄一 , 長濱 嘉彦 , 萩本 賢哉 , 若林 整 , 田川 幸雄 , 塚本 雅則 , 岩元 勇人 , 齋藤 正樹 , 門村 新吾 , 長島 直樹

    … その結果、Vd=1 V, Ioff=100nA/um, Tinv=1.6nmで、nFET: 1050uA/um、pFET: 710uA/umの特性が(100)基板上で得られた。 …

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス 106(504), 5-8, 2007-01-19

    参考文献10件

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