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    A Design for 2-pattern Testability of System-on-Chip Interconnects  [in Japanese]

    SAGA Yuusuke , YONEDA Tomokazu , FUJIWARA Hideo

    半導体の高集積化に伴い,システムオンチップ(SoC)のインターコネクトにおけるクロストーク故障が問題となる.それらの故障のテストは,連続した2パターンの印加と,その応答を1パターン観測する2パターンテストで行われる.本論文では,インターコネクトを2パターン可検査にするDFT手法として,IEEEP1500ラッパーのEXTESTモードを利用しシリアルTAMによりインターコネクトのテストを行うDFT手法 …

    IEICE technical report. Dependable computing 104(130), 7-12, 2004-06-11

    CiNii Fulltext PDF - Subscription  References (4)

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    Power-Conscious Area and Time Co-Optimization for System-on-a-Chip based on Consecutive Testability  [in Japanese]

    TAKAKUWA Hisakazu , YONEDA Tomokazu , FUJIWARA Hideo

    本論文では,スキャン設計されたコア,非スキャン設計されたコア,IEEE P1500 に準拠したコアおよび組み込み自己テスト可能なコアを含むSOCを対象とし,面積オーバヘッドとテスト実行時間に対して相互最適化された連続可検査なSOCを消費電力制約下で実現するテスト容易化設計法を提案する.提案手法では,面積オーバヘッドとテスト実行時間に対する重要度が与えられ,その与えられた重要度に適したTAMとテスト …

    IEICE technical report. Dependable computing 103(668), 55-60, 2004-02-13

    CiNii Fulltext PDF - Subscription  References (24)

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    Area and Time Co-Optimization for System-on-a-Chip based on Consecutive Testability  [in Japanese]

    UCHIYAMA Tetsuo , YONEDA Tomokazu , FUJIWARA Hideo

    システムオンチップ(SoC)が可検査であるためには,それを構成するコア自身が可検査でありかつSoCの外部から内部の各コアヘのテストアクセスが可能である必要がある.SoCでは縮退故障などの論理故障のみならず,遅延故障などのタイミング故障のテストも重要となるため,コアに実動作速度(at-speed)で任意のテストパタンを連続して印加し,応答を観測できる必要がある.SoCのすべてのコアと信号線に対してこ …

    IEICE technical report. Dependable computing 102(658), 19-24, 2003-02-14

    CiNii Fulltext PDF - Subscription  References (11)

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    Design for Consecutive Transparency of RTL Circuits

    YONEDA Tomokazu , FUJIWARA Hideo

    本論文では,SoCに組込まれるコアとしてレジスタ転送レベル回路を対象とし,回路が連続透明性を満たすように設計変更する連続透明化設計法を提案する.コアの連続透明性とは,制御信号の値(形状の選択)によって,その入力端子に入力される任意の長さの系列を値を変えることなく出力側に連続したクロックサイクルで伝搬可能としたり,出力端子から出力される任意の長さの系列を入力側から連続したクロックサイクルで伝搬可能と …

    Technical report of IEICE. ICD 102(477), 19-24, 2002-11-21

    CiNii Fulltext PDF - Subscription  References (16)

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    Design for Consecutive Transparency of RTL Circuits

    YONEDA Tomokazu , FUJIWARA Hideo

    本論文では,SoCに組込まれるコアとしてレジスタ転送レベル回路を対象とし,回路が連続透明性を満たすように設計変更する連続透明化設計法を提案する.コアの連続透明性とは,制御信号の値(形状の選択)によって,その入力端子に入力される任意の長さの系列を値を変えることなく出力側に連続したクロックサイクルで伝搬可能としたり,出力端子から出力される任意の長さの系列を入力側から連続したクロックサイクルで伝搬可能と …

    Technical report of IEICE. VLD 102(476), 19-24, 2002-11-21

    CiNii Fulltext PDF - Subscription  References (16)

  • 6

    Design for Consecutive Transparency of RTL Circuits

    YONEDA Tomokazu , FUJIWARA Hideo

    本論文では,SoCに組込まれるコアとしてレジスタ転送レベル回路を対象とし,回路が連続透明性を満たすように設計変更する連続透明化設計法を提案する.コアの連続透明性とは,制御信号の値(形状の選択)によって,その入力端子に入力される任意の長さの系列を値を変えることなく出力側に連続したクロックサイクルで伝搬可能としたり,出力端子から出力される任意の長さの系列を入力側から連続したクロックサイクルで伝搬可能と …

    IEICE technical report. Dependable computing 102(479), 19-24, 2002-11-21

    CiNii Fulltext PDF - Subscription  References (16)

  • 7

    A DFT Method for Core-Based Systems-on-a-Chip Based on Consecutive Testability  [in Japanese]

    YONEDA Tomokazu , FUJIWARA Hideo

    コアベースシステムオンチップ(SoC)が可検査であるためには,それを構成するコア自身が可検査(高品質のテスト系列が提供される)であり,かつSoCの外部から内部の各コアへのテストアクセスが可能である必要がある.更に,このテストアクセス方式によりコア間の信号線も可検査である必要がある.SoCでは縮退故障などのような論理故障のみならず,遅延故障などのようなタイミング故障のテストも重要となる.そのためには …

    The transactions of the Institute of Electronics, Information and Communication Engineers. D-I J85-D-I(2), 173-183, 2002-02-01

    CiNii Fulltext PDF - Subscription  References (8) Cited by (1)

  • 8

    A DFT Method for Core-Based Systems-on-a-Chip Based on Consecutive Testability

    YONEDA Tomokazu , FUJIWARA Hideo

    … This paper proposes a new methodology for testing a core-based systems-on-a-chip (SoC) based on a new concept of testability called consecutive testability. … A design for testability (DFT) method for the consecutive testability is also proposed. …

    IEICE transactions on information and systems E85-D(2), 434, 2002-02-01

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  • 9

    Design for consecutive testability of system-on-a-chip with built-in self testable cores

    YONEDA T.

    J. Electronic Testing : Theory and Applications Special Issue on Plug-and-Play Test Automation for System-on-a-Chip 18(4/5), 487-501, 2002

    CrossRef Cited by (7)

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    A DFT Method for Core-Based Systems-on-a-Chip Based on Consecutive Testability  [in Japanese]

    YONEDA Tomokazu , FUJUWARA Hideo

    コアベース・システムオンチップ(SoC)が可検査であるためには, それを構成するコア自身が可検査(高品質のテスト系列が提供される)であり, かつSoCの外部から内部の各コアへのテストアクセスが可能である必要がある.さらに, このテストアクセス方式によりコア間(インターコネクト)も可検査である必要がある.SoCでは縮退故障などのような論理故障のみならず, 遅延故障などのようなタイミング故障のテストも …

    Technical report of IEICE. ICD 100(474), 245-250, 2000-11-23

    CiNii Fulltext PDF - Subscription  References (8)

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    A DFT Method for Core-Based Systems-on-a-Chip Based on Consecutive Testability  [in Japanese]

    YONEDA Tomokazu , FUJIWARA Hideo

    コアベース・システムオンチップ(SoC)が可検査であるためには, それを構成するコア自身が可検査(高品質のテスト系列が提供される)であり, かつSoCの外部から内部の各コアへのテストアクセスが可能である必要がある.さらに, このテストアクセス方式によりコア間(インターコネクト)も可検査である必要がある.SoCでは縮退故障などのような論理故障のみならず, 遅延故障などのようなタイミング故障のテストも …

    Technical report of IEICE. VLD 100(473), 245-250, 2000-11-23

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    A DFT Method for Core-Based Systems-on-a-Chip Based on Consecutive Testability  [in Japanese]

    YONEDA Tomokazu , FUJUWARA Hideo

    コアベース・システムオンチップ(SoC)が可検査であるためには, それを構成するコア自身が可検査(高品質のテスト系列が提供される)であり, かつSoCの外部から内部の各コアへのテストアクセスが可能である必要がある.さらに, このテストアクセス方式によりコア間(インターコネクト)も可検査である必要がある.SoCでは縮退故障などのような論理故障のみならず, 遅延故障などのようなタイミング故障のテストも …

    Technical report of IEICE. FTS 100(475), 245-250, 2000-11-23

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