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    International Conference Report : VTS2011(29th IEEE VLSI Test Symposium)  [in Japanese]

    HATAYAMA Kazumi

    2011年5月に米国カリフォルニア州デイナポイントで開催された第29回VLSIテストシンポジウム(VTS2011)について報告する.VTSの沿革とVTS2011の概要を紹介したのち,論文発表の動向を提示する.また,基調講演や招待講演について概説するとともに,シリコンデバッグ関連,オンチップセンサ利用,低電力テスト,テスト容易化設計の各分野での注目された発表について詳述する.

    IEICE technical report. Dependable computing 111(100), 17-22, 2011-06-17

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  • 2

    Design Method of Easily Testable Parallel Adders under Delay Constraints  [in Japanese]

    FUJII Shinichi , TAKAGI Naofumi

    VLSIを構成する演算回路をテスト容易性を考慮し設計することは有用である.これまでに,加算器の設計手法がさまざま提案されており,これらの研究では,設計時の制約として主に回路の面積や遅延が用いられている.本稿では,遅延制約下におけるテスト容易な加算器を設計する.単一セル機能故障モデルにおいてテスト容易な桁上げ選択加算器の設計手法と,遅延とテストパターン数のトレードオフをもつプレフイックス加算器の設計 …

    IEICE technical report. Computer systems 110(473), 57-62, 2011-03-11

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  • 3

    Design Method of Easily Testable Parallel Adders under Delay Constraints  [in Japanese]

    FUJII Shinichi , TAKAGI Naofumi

    VLSIを構成する演算回路をテスト容易性を考慮し設計することは有用である.これまでに,加算器の設計手法がさまざま提案されており,これらの研究では,設計時の制約として主に回路の面積や遅延が用いられている.本稿では,遅延制約下におけるテスト容易な加算器を設計する.単一セル機能故障モデルにおいてテスト容易な桁上げ選択加算器の設計手法と,遅延とテストパターン数のトレードオフをもつプレフイックス加算器の設計 …

    IEICE technical report. Dependable computing 110(474), 57-62, 2011-03-11

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  • 4

    ACS-1-7 Design for Testability of Mixed Signal LSI for Optical Communications  [in Japanese]

    Hirano Susumu , Kobayashi Tatsuya , Tsutsumi Koji , Yamagishi Keitaro , Minegishi Noriyuki

    Proceedings of the IEICE General Conference 2011年_基礎・境界, "S-110", 2011-02-28

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  • 5

    ACS-1-7 Design for Testability of Mixed Signal LSI for Optical Communications  [in Japanese]

    Hirano Susumu , Kobayashi Tatsuya , Tsutsumi Koji , Yamagishi Keitaro , Minegishi Noriyuki

    Proceedings of the IEICE General Conference 2011年_エレクトロニクス(2), "S-28", 2011-02-28

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  • 6

    A Test Scheme for Interconnect of FPGA Focused on Switch Block Topology  [in Japanese]

    YOSHO Hiroki , INOUE Kazuki , AMAGASAKI Motoki , IIDA Masahiro , SUEYOSHI Toshinori

    … が固定されていないFPGAにはATPGツールが対応していない.このため効率良いテスト,および高いテスト網羅率を得るためには,デバイスアーキテクチャの開発段階でテスト容易化設計(DFT:Design For Testability)が必要となる.本研究ではWiltonスイッチブロックのもつ特徴を利用したテスト容易化なデバイスアーキテクチャおよびそのテスト手法を提案する.配線部を対象として縮退故障検出の …

    Technical report of IEICE. VLD 110(360), 145-150, 2011-01-10

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  • 7

    A Test Scheme for Interconnect of FPGA Focused on Switch Block Topology  [in Japanese]

    YOSHO Hiroki , INOUE Kazuki , AMAGASAKI Motoki , IIDA Masahiro , SUEYOSHI Toshinori

    … が固定されていないFPGAにはATPGツールが対応していない.このため効率良いテスト,および高いテスト網羅率を得るためには,デバイスアーキテクチャの開発段階でテスト容易化設計(DFT:Design For Testability)が必要となる.本研究ではWiltonスイッチブロックのもつ特徴を利用したテスト容易化なデバイスアーキテクチャおよびそのテスト手法を提案する.配線部を対象として縮退故障検出の …

    IEICE technical report. Computer systems 110(361), 145-150, 2011-01-10

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  • 8

    A Test Scheme for Interconnect of FPGA Focused on Switch Block Topology  [in Japanese]

    YOSHO Hiroki , INOUE Kazuki , AMAGASAKI Motoki , IIDA Masahiro , SUEYOSHI Toshinori

    … が固定されていないFPGAにはATPGツールが対応していない.このため効率良いテスト,および高いテスト網羅率を得るためには,デバイスアーキテクチャの開発段階でテスト容易化設計(DFT:Design For Testability)が必要となる.本研究ではWiltonスイッチブロックのもつ特徴を利用したテスト容易化なデバイスアーキテクチャおよびそのテスト手法を提案する.配線部を対象として縮退故障検出の …

    IEICE technical report 110(362), 145-150, 2011-01-10

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  • 9

    F-Scan : A DFT Method for Functional Scan at RTL

    OBIEN Marie Engelene J. , OHTAKE Satoshi , FUJIWARA Hideo

    … Due to the difficulty of test pattern generation for sequential circuits, several design-for-testability (DFT) approaches have been proposed. … This paper introduces a new DFT method applicable to high-level description of circuits, which optimally utilizes existing functional elements and paths for test. …

    IEICE Transactions on Information and Systems 94(1), 104-113, 2011-01-01

    J-STAGE CrossRef References (19)

  • 10

    A scan disabling-based BAST scheme for test cost reduction

    You Zhiqiang , Wang Weizheng , Dou Zhiping , Liu Peng , Kuang Jishun

    … In this scheme, a pseudo-random pattern generator(PRPG) generates test vector for each slice in multiple scan chains. … Using scan disabling technique, the generated test vector is shifted into the scan chains until it is compatible with its corresponding slice for a deterministic test set with dont care bits. …

    IEICE Electronics Express 8(16), 1367-1373, 2011

    J-STAGE CrossRef

  • 11

    Design for Testability That Reduces Linearity Testing Time of SAR ADCs

    OGAWA Tomohiko , KOBAYASHI Haruo , UEMORI Satoshi , TAN Yohei , ITO Satoshi , TAKAI Nobukazu , J. YAMAGUCHI Takahiro , NIITSU Kiichi

    … This brief paper describes design-for-testability (DFT) circuitry that reduces testing time and thus cost of testing DC linearity of SAR ADCs. … We present here the basic concepts, an actual SAR ADC chip design employing the proposed DFT, as well as measurements that verify its effectiveness. …

    IEICE Transactions on Electronics E94.C(6), 1061-1064, 2011

    J-STAGE CrossRef

  • 12

    Built-In Measurements in Low-Cost Digital-RF Transceivers

    ELIEZER Oren , STASZEWSKI Robert Bogdan

    … Digital RF solutions have been shown to be advantageous in various design aspects, such as accurate modeling, design reuse, and scaling when migrating to the next CMOS process node. …

    IEICE Transactions on Electronics E94.C(6), 930-937, 2011

    J-STAGE CrossRef

  • 13

    Differential Behavior Equivalent Classes of Shift Register Equivalents for Secure and Testable Scan Design

    FUJIWARA Katsuya , FUJIWARA Hideo , TAMAMOTO Hideo

    … It is important to find an efficient design-for-testability methodology that satisfies both security and testability, although there exists an inherent contradiction between security and testability for digital circuits. …

    IEICE Transactions on Information and Systems E94.D(7), 1430-1439, 2011

    J-STAGE CrossRef

  • 14

    SREEP : A Tool for Secure Scan Design Using Shift Register Equivalents  [in Japanese]

    FUJIWARA Katsuya , FUJIWARA Hideo , TAMAMOTO Hideo

    セキュリティとテスタビリティは相反する性質であるが,それらを両立させることは重要である.セキュア(安全)でテスタブル(テスト容易)な回路設計が望まれている.筆者らは先に,シフトレジスタ等価回路を利用した安全でかつテスト容易なスキャン設計法を提案し,そのセキュリティレベルを明らかにした.本稿では,この設計法に基づき所望のセキュアスキャン回路を生成するとともに,その回路のセキュリティレベルと,テスト生 …

    Technical report of IEICE. VLD 110(316), 107-112, 2010-11-22

    CiNii Fulltext PDF - Limited  References (11)

  • 15

    SREEP : A Tool for Secure Scan Design Using Shift Register Equivalents  [in Japanese]

    FUJIWARA Katsuya , FUJIWARA Hideo , TAMAMOTO Hideo

    セキュリティとテスタビリティは相反する性質であるが,それらを両立させることは重要である.セキュア(安全)でテスタブル(テスト容易)な回路設計が望まれている.筆者らは先に,シフトレジスタ等価回路を利用した安全でかつテスト容易なスキャン設計法を提案し,そのセキュリティレベルを明らかにした.本稿では,この設計法に基づき所望のセキュアスキャン回路を生成するとともに,その回路のセキュリティレベルと,テスト生 …

    IEICE technical report. Dependable computing 110(317), 107-112, 2010-11-22

    CiNii Fulltext PDF - Limited  References (11)

  • 16

    A C-Testable 4-2 Adder Tree for an Easily Testable High-Speed Multiplier

    KITO Nobutaka , HANAI Kensuke , TAKAGI Naofumi

    … A C-testable 4-2 adder tree for an easily testable high-speed multiplier is proposed, and a recursive method for test generation is shown. … The hardware overhead of the 4-2 adder tree with partial product generators for a 64-bit multiplier is about 15%. …

    IEICE Transactions on Information and Systems 93(10), 2783-2791, 2010-10-01

    J-STAGE CrossRef References (16)

  • 17

    Digitally-Assisted Analog Test Technology : Analog Circuit Test Technology in Nano-CMOS Era  [in Japanese]

    KOBAYASHI Haruo , YAMAGUCHI Takahiro J.

    この論文ではミックストシグナルSoCのアナログ部のテストに関して現状と問題点を示し,次の2つの内容について考察する.(i)デジタル自己校正やデジタル誤差補正を用いてアナログRF回路を高性能化するデジタルアシストアナログ技術が微細CMOSを用いたSoC内で多用されつつある.この製造出荷時テスト法に関する考察を行う.(ii)微細CMOS SoC内ではDSPコア,メモリ等の豊富なデジタル回路を有する場合 …

    ITE Technical Report 34(29), 37-42, 2010-07-22

    CiNii Fulltext PDF - Subscription  References (52)

  • 18

    Digitally-Assisted Analog Test Technology : Analog Circuit Test Technology in Nano-CMOS Era  [in Japanese]

    KOBAYASHI Haruo , YAMAGUCHI Takahiro J.

    この論文ではミックストシグナルSoCのアナログ部のテストに関して現状と問題点を示し,次の2つの内容について考察する.(i)デジタル自己校正やデジタル誤差補正を用いてアナログRF回路を高性能化するデジタルアシストアナログ技術が微細CMOSを用いたSoC内で多用されつつある.この製造出荷時テスト法に関する考察を行う.(ii)微細CMOS SoC内ではDSPコア,メモリ等の豊富なデジタル回路を有する場合 …

    Technical report of IEICE. ICD 110(140), 37-42, 2010-07-15

    CiNii Fulltext PDF - Limited  References (52) Cited by (1)

  • 19

    A Class of Partial Thru Testable Sequential Circuits with Multiplexers  [in Japanese]

    OKA Nobuya , YOSHIKAWA Yuki , ICHIHARA Hideyuki , INOUE Tomoo

    無閉路可検査順序回路は実用的にテスト容易な順序回路である.その1つのクラスとして部分スルー可検査順序回路があり,順序回路が部分スルー可検査であるための条件が示されている.本論文では,回路内のスイッチ機能を考慮することで,部分スルー可検査性におけるレジスタのホールド機能に関する条件を緩和できることを示し,部分スルー可検査順序回路と同様にテスト容易な順序回路として切換部分スルー可検査順序回路を提案する …

    IEICE technical report. Dependable computing 110(106), 7-11, 2010-06-18

    CiNii Fulltext PDF - Limited  References (12)

  • 20

    A Full Scan Design Method for Asynchronous Sequential Circuits Based on C-element Scan Paths

    IWATA Hiroshi , OHTAKE Satoshi , INOUE Michiko , FUJIWARA Hideo

    VLSIの大規模,高速化に伴い,大域クロックの分配が困難になるなどの問題が顕在化しており,それらの問題を解決する手段としてGALS(Globally-asynchronous, locally-synchronous)設計手法を用いた回路設計がある.同期式回路部分に対する可検査性は完全スキャン設計によって保証することができるが,非同期式回路に対して完全スキャン設計と同等の可検査性を保証するためには …

    IEICE technical report. Dependable computing 110(106), 1-6, 2010-06-18

    CiNii Fulltext PDF - Limited  References (7)