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    Current-Sensed SRAM Techniques for Megabit-Class Integration : Progress in Operating Frequency by Using Hidden Writing-Recovery Architecture

    SHIBATA Nobutaro

    … Read-out nodes in the memory cell are separated from bitline-connected writing nodes so as not to delay sensing initiation due to uncompleted bitline recovery. … The data stored in a memory cell are read-out by sensing the differential current signal on a double-rail virtual-GND line along bitlines. …

    IEICE transactions on electronics E82-C(11), 2056-2064, 1999-11-25

    CiNii Fulltext PDF - Subscription  References (18) Cited by (1)

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    Megabit-Class Size-Configurable 250-MHz SRAM Macrocells with a Squashed-Memory-Cell Architecture

    SHIBATA Nobutaro , INOKAWA Hiroshi , TOKUNAGA Keiichiro , OHTA Soichi

    … two-level via-hole programming and the array-address decoder embedded in each control leaf cell present a divided-memory-array structure. … A new squashed-memory-cell architecture using trench isolation and stacked-via-holes is proposed to reduce access times and power dissipation. …

    IEICE transactions on electronics E82-C(1), 94-104, 1999-01-25

    CiNii Fulltext PDF - Subscription  References (13) Cited by (2)

  • 3

    A 250-MHz Operation 0.25-μm 1-Mb SRAM Macrocell  [in Japanese]

    SHIBATA Nobutaro

    メガビット級の規模可変SRAMマクロセルの設計技術について述べた。9種類のリーフセルのアバッテイングと、アドレスバス上に選択的にビアホールを配置する手法によって設計工数の削減を図った。アクセス時間と消費電力の低減を目的として、CMOSメモリセルの偏平レイアウトを提案した。データの書込み動作については、導通抵抗が問題となるビット線のマルチプレクサを撤廃し、書込みバッファをビット線に直結することで高速 …

    Technical report of IEICE. ICD 97(318), 31-38, 1997-10-16

    CiNii Fulltext PDF - Subscription  References (6)

  • 4

    A 250-MHz Operation 0.25-μm 1-Mb SRAM Macrocell  [in Japanese]

    SHIBATA Nobutaro

    メガビット級の規模可変SRAMマクロセルの設計技術について述べた。9種類のリーフセルのアバッテイングと、アドレスバス上に選択的にビアホールを配置する手法によって設計工数の削減を図った。アクセス時間と消費電力の低減を目的として、CMOSメモリセルの偏平レイアウトを提案した。データの書込み動作については、導通抵抗が問題となるビット線のマルチプレクサを撤廃し、書込みバッファをビット線に直結することで高速 …

    Technical report of IEICE. SDM 97(316), 31-38, 1997-10-16

    CiNii Fulltext PDF - Subscription  References (6)

  • 5

    A 250-MHz Operation 0.25-μm 1-Mb SRAM Macrocell  [in Japanese]

    SHIBATA Nobutaro

    メガビット級の規模可変SRAMマクロセルの設計技術について述べた。9種類のリーフセルのアバッテイングと、アドレスバス上に選択的にビアホールを配置する手法によって設計工数の削減を図った。アクセス時間と消費電力の低減を目的として、CMOSメモリセルの偏平レイアウトを提案した。データの書込み動作については、導通抵抗が問題となるビット線のマルチプレクサを撤廃し、書込みバッファをビット線に直結することで高速 …

    Technical report of IEICE. DSP 97(314), 31-38, 1997-10-16

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