検索結果:　53件中 1-20 を表示

  • 1

    Thermal-Safe Test Access Mechanism and Wrapper Co-optimization for System-on-Chip

    YU T.

    Proc. of the 16th IEEE Asian Test Symposium (ATS'07), Oct., 2007

    被引用文献1件

  • 2

    Thermal-Safe Test Access Mechanism and Wrapper Cooptimization for System-on-Chip

    YU T.

    Proc. of the 16th IEEE Asian Test Symposium (ATS'07), Oct. 2007, 2007

    被引用文献1件

  • 3

    Thermal-Safe Test Access Mechanism and Wrapper Cooptimization for System-on-Chip

    YU T.

    Proc. of the 16th IEEE Asian Test Symposium (ATS'07), Oct. 2007, 2007

    被引用文献1件

  • 4

    静的・動的情報を利用したMMIシステムの設計と実装(検索・対話)

    桂田 浩一 , 大隈 祐治 , 矢野 誠 , 入部 百合絵 , 新田 恒雄

    本論文ではwebベースのマルチモーダル対話(Multi-Modal Interacton:MMI)システムにおいてユーザの視線や表情,嗜好やプロファイル,端末周辺の雑音状況といった静的・動的情報を取り扱うフレームワークを提案する.これらの情報を対話で利用することにより,ユーザに適用した対話や状況に応じたモダリティ変更が可能になるため,より自然な対話を実現できる.本研究ではこれらの情報を管理するため …

    情報処理学会研究報告. SLP, 音声言語情報処理 2006(73), 87-92, 20060707

    CiNii PDF  参考文献15件

  • 5

    Wrapper Design for the Reuse of Networks-on-Chip as Test Access Mechanism

    AMORY A. M.

    European Test Symposium, 2006, 2006

    被引用文献1件

  • 6

    再構成可能結合ラッパーを用いた SoC のテストスケジューリング(スケジューリング, VLSI 設計とテスト及び一般)

    今西 真博 , 米田 友和 , 藤原 秀雄

    本論文において, 各コア毎ではなく, 複数のコアを同時に考慮したラッパーとして再構成可能結合ラッパーを提案する.さらに, 再構成可能結合ラッパーを利用したテスト実行時間の最小化を目的としたテストスケジューリング手法も提案する.ヒューリスティックアルゴリズムを用いることにより, 短い計算時間でスケジューリングを生成することが可能である.ITC'02 SOCベンチマークに対する評価実験では, 従来法に …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 104(664), 63-68, 20050211

    CiNii PDF  参考文献19件

  • 7

    B-PONシステムにおける音声収容方式の検討と開発(ネットワーク制御,アクセスネットワーク,回線エミュレーション,IPサービスとそれを支えるネットワーク技術,一般)

    村上 謙 , 寺内 弘典 , 佐藤 浩司 , 横谷 哲也 , 上田 広之 , 安士 哲次郎

    B-PON(Broadband Passive Optical Network)システムは高速インターネットサービスを提供するインフラとしてすでに光アクセスネットワークに適用されている.一般加入者に対するFTTH(Fiber To The Home)では,将来的には電話を含むマルチサービスの提供が必要と考える.本稿ではB-PONシステムにおける電話サービスの提供方法を示すとともに,開発したB-PO …

    電子情報通信学会技術研究報告. CS, 通信方式 104(171), 49-54, 20040702

    CiNii PDF  参考文献14件

  • 8

    システムオンチップのインターコネクトに対する2パターン可検査化設計(ディペンダブルソフトウェアとネットワーク及び一般)

    嵯峨 佑介 , 米田 友和 , 藤原 秀雄

    半導体の高集積化に伴い,システムオンチップ(SoC)のインターコネクトにおけるクロストーク故障が問題となる.それらの故障のテストは,連続した2パターンの印加と,その応答を1パターン観測する2パターンテストで行われる.本論文では,インターコネクトを2パターン可検査にするDFT手法として,IEEEP1500ラッパーのEXTESTモードを利用しシリアルTAMによりインターコネクトのテストを行うDFT手法 …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 104(130), 7-12, 20040611

    CiNii PDF  参考文献4件

  • 9

    Preemptive System-on-Chip Test Scheduling(SoC Testing)(<Special Section>Test and Verification of VLSI)

    LARSSON Erik , FUJIWARA Hideo

    … In this paper, we propose a preemptive test scheduling technique (a test can be interrupted and later resumed) for core-based systems with the objective to minimize the test application time. … We make use of reconfigurable core test wrappers in order to increase the flexibility in the scheduling process. …

    IEICE transactions on information and systems E87-D(3), 620-629, 20040301

    CiNii PDF  参考文献24件

  • 10

    A DFT Selection Method for Reducing Test Application Time of System-on-Chips(SoC Testing)(<Special Section>Test and Verification of VLSI)

    MIYAZAKI Masahide , HOSOKAWA Toshinori , DATE Hiroshi , MURAOKA Michiaki , FUJIWARA Hideo

    … This paper proposes an SoC test architecture generation framework. … It contains a database, which stores the test cost information of several DFTs for every core, and a DFT selection part which performs DFT selection for minimizing the test application time using this database in the early phase of the design flow. …

    IEICE transactions on information and systems E87-D(3), 609-619, 20040301

    CiNii PDF  参考文献19件

  • 11

    SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト)

    宮崎 政英 , 細川 利典 , 伊達 博 , 村岡 道明 , 藤原 秀雄

    SoCのテスト戦略の決定に於いては、SoCの外部ピン数、テスト時総消費電力、面積、及び使用するテスタに搭載可能なテストデータ量等の様々な制約条件を考慮する必要がある。また、RTレベルで再利用するコアに関しては、上記の制約条件とテスト品質を満たし、かつテストコストが最小となるようにDFTの選択を行うことが望ましい。そこで、テスト実行時間最短化を目標としたDFT選択問題を定式化し、各コアのDFT選択を …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 103(668), 61-66, 20040213

    CiNii PDF  参考文献19件

  • 12

    消費電力を考慮した連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化(VLSI設計とテスト)

    高桑 寿一 , 米田 友和 , 藤原 秀雄

    本論文では,スキャン設計されたコア,非スキャン設計されたコア,IEEE P1500 に準拠したコアおよび組み込み自己テスト可能なコアを含むSOCを対象とし,面積オーバヘッドとテスト実行時間に対して相互最適化された連続可検査なSOCを消費電力制約下で実現するテスト容易化設計法を提案する.提案手法では,面積オーバヘッドとテスト実行時間に対する重要度が与えられ,その与えられた重要度に適したTAMとテスト …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 103(668), 55-60, 20040213

    CiNii PDF  参考文献24件

  • 13

    地下街における5GHz帯広帯域電波伝搬特性

    糸川 喜代彦 , 北 直樹 , 佐藤 明雄 , 松江 英明 , 森 大典 , 渡邉 浩伸

    … 5-GHz band wireless access systems, such as the RLAN (Radio Local Area Network) system of IEEE802.11a, HiperLAN/2, HiSWANa and AWA, are developed and provide transmission rates over 20 Mbps for indoor use. … Those 5-GHz access systems are expected to extend service areas from the office to the so-called “hot-spot" in public areas. … Underground shopping malls are one of the anticipated service areas for such a nomadic wireless access service. …

    電気学会論文誌. C, 電子・情報・システム部門誌 = The transactions of the Institute of Electrical Engineers of Japan. C, A publication of Electronics, Information and System Society 124(1), 41-48, 20040101

    CrossRef J-STAGE 参考文献16件

  • 14

    Multi-frequency Test Access Mechanism Design for Modular SOC Testing

    XU Q.

    Proc. of IEEE the 11th Asian Test Symposium, Nov. 2004, 2004

    被引用文献1件

  • 15

    連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化

    内山 哲夫 , 米田 友和 , 藤原 秀雄

    システムオンチップ(SoC)が可検査であるためには,それを構成するコア自身が可検査でありかつSoCの外部から内部の各コアヘのテストアクセスが可能である必要がある.SoCでは縮退故障などの論理故障のみならず,遅延故障などのタイミング故障のテストも重要となるため,コアに実動作速度(at-speed)で任意のテストパタンを連続して印加し,応答を観測できる必要がある.SoCのすべてのコアと信号線に対してこ …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 102(658), 19-24, 20030214

    CiNii PDF  参考文献11件

  • 16

    Test Access Mechanism Optimization, Test Scheduling, and Tester Data Volume Reduction for System-on-Chip

    IYENGAR V.

    IEEE Trans. On Computers 52(12), 1619-1632, 2003

    被引用文献5件

  • 17

    Efficient test access mechanism optimization for system-on-chip

    IYENGAR V.

    IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 22(5), 635-643, 2003

    被引用文献1件

  • 18

    Test Access Mechanism Optimization, Test Scheduling, and Tester Data Volume Reduction for System-on-Chip

    IYENGAR V.

    IEEE Trans. On Computers 52(12), 1619-1632, 2003

    被引用文献1件

  • 19

    レジスタ転送レベル回路に対する連続透明化設計

    米田 友和 , 藤原 秀雄

    本論文では,SoCに組込まれるコアとしてレジスタ転送レベル回路を対象とし,回路が連続透明性を満たすように設計変更する連続透明化設計法を提案する.コアの連続透明性とは,制御信号の値(形状の選択)によって,その入力端子に入力される任意の長さの系列を値を変えることなく出力側に連続したクロックサイクルで伝搬可能としたり,出力端子から出力される任意の長さの系列を入力側から連続したクロックサイクルで伝搬可能と …

    電子情報通信学会技術研究報告. ICD, 集積回路 102(477), 19-24, 20021121

    CiNii PDF  参考文献16件

  • 20

    レジスタ転送レベル回路に対する連続透明化設計

    米田 友和 , 藤原 秀雄

    本論文では,SoCに組込まれるコアとしてレジスタ転送レベル回路を対象とし,回路が連続透明性を満たすように設計変更する連続透明化設計法を提案する.コアの連続透明性とは,制御信号の値(形状の選択)によって,その入力端子に入力される任意の長さの系列を値を変えることなく出力側に連続したクロックサイクルで伝搬可能としたり,出力端子から出力される任意の長さの系列を入力側から連続したクロックサイクルで伝搬可能と …

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 102(476), 19-24, 20021121

    CiNii PDF  参考文献16件