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    Stable Readout Circuit for Ferroelectric Random Access Memory Using Complementary Metal–Oxide–Semiconductor-Inverter-Based Capacitive-Feedback Charge-Integration Scheme

    Kotani Koji , Koshimoto Yohei , Ito Takashi

    … A capacitive-feedback charge-integration circuit composed of a simple complementary metal–oxide–semiconductor (CMOS) inverter amplifier was applied to a stable readout operation of a low-power low-voltage ferroelectric random access memory (FeRAM). … Fluctuations in CMOS inverter amplifier characteristics can be compensated for by an autozeroing mechanism. …

    Jpn J Appl Phys 49(4), 04DE10-04DE10-5, 2010-04-25

    応用物理学会

  • 2

    もう一つの振動式携帯電話、タチメールの開発

    堀内 健司 , 仲本 博 , 小野 大樹 , 内山 幹男 , 河野 孝幸 , 太田 茂

    我々は,視覚と聴覚の双方に制約がある盲聾者用の電気通信手段「タチホン」を開発し,本誌前号で紹介した.タチホンは携帯電話内部の振動子でモールス符号等を表現し,触覚で文字を受信する通信手段である.使い方はやや変則的だが,経済性と保守性の両面から我々は携帯電話の内蔵振動子に固執している.タチホンの特徴は双方向性だが,即答を要しない用途なら単方向でも支障は無い.多くの携帯電話の利用者が音声通話と電子メール …

    川崎医療福祉学会誌 20(1), 223-230, 2010

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  • 3

    Etching Behavior and Damage Rejuvenation of Top Electrode and Bi3.15Nd0.85Ti3O12 Films Applied in Ferroelectric Random Access Memory Devices

    Xie Dan , Yu Wenkao , Luo Yafeng [他] , Xue Kanhao , Ren Tianling , Liu Litian

    … Reactive ion etching (RIE) and ion beam etching (IBE) were used to etch the Bi3.15Nd0.85Ti3O12 (BNdT) ferroelectric layer and top electrode (TE), respectively, for ferroelectric random access memory (FeRAM) applications. … The effect of dry etching on the ferroelectric properties of Pt/BNdT/Pt capacitors and the film etching mechanism were investigated. … The capacitor property rejuvenation was complete even after $10^{10}$ switching cycles of fatigue test. …

    Jpn J Appl Phys 48(5), 050209-050209-3, 2009-05-25

    応用物理学会

  • 4

    Thermal-Aware Test Access Mechanism and Wrapper Design Optimization for System-on-Chips

    YU Thomas Edison , YONEDA Tomokazu , CHAKRABARTY Krishnendu , FUJIWARA Hideo

    … This paper presents a TAM/Wrapper co-design methodology for system-on-chips that ensures thermal safety while still optimizing the test schedule. … The method combines a simplified thermal-cost model with a traditional bin-packing algorithm to minimize test time while satisfying temperature constraints. …

    IEICE transactions on information and systems 91(10), 2440-2448, 2008-10-01

    J-STAGE CrossRef 参考文献15件

  • 5

    2611 ソーシャルウェアを用いたCCSへの信頼性醸成手法の研究(S31-2 温室効果ガス排出抑制技術(2),21世紀地球環境革命の機械工学:人・マイクロナノ・エネルギー・環境)

    高瀬 博康 , 櫻井 達典 , 熊谷 司 , 嶋田 秀充 , 重富 徳夫

    … Although CCS is an issue for everyone, only a few people have or have access to knowledge that is required as a basis for a rationally motivated consensus. … In order to resolve the situation, a mechanism that allows efficient dissemination of knowledge and expedites discussion among the stakeholders is required. … The objective of this study is to develop a prototype of such a mechanism, making use of information technologies and to test its practicality. …

    年次大会講演論文集 : JSME annual meeting 2008(3), 181, 2008-08-02

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  • 6

    NoC-Compatible Wrapper Design and Optimization under Channel-Bandwidth and Test-Time Constraints

    HUSSIN Fawnizu Azmadi , YONEDA Tomokazu , FUJIWARA Hideo

    … This is typically achieved by providing a dedicated Test Access Mechanism (TAM) between the wrapper and the primary inputs and outputs. … However, when reusing the embedded Network-on-Chip (NoC) interconnect instead of the dedicated TAM, the standard wrapper cannot be used as is because of the packet-based transfer mechanism and other functional requirements by the NoC. …

    IEICE transactions on information and systems 91(7), 2008-2017, 2008-07-01

    J-STAGE CrossRef 参考文献19件

  • 7

    On NoC Bandwidth Sharing for the Optimization of Area Cost and Test Application Time

    HUSSIN Fawnizu Azmadi , YONEDA Tomokazu , FUJIWARA Hideo

    … Current NoC test scheduling methodologies in the literature are based on a dedicated path approach; … a physical path through the NoC routers and interconnects are allocated for the transportation of test data from an external tester to a single core during the whole duration of the core test. …

    IEICE transactions on information and systems 91(7), 1999-2007, 2008-07-01

    J-STAGE CrossRef 参考文献29件

  • 8

    Test Scheduling for Multi-Clock Domain SoCs under Power Constraint

    YONEDA Tomokazu , MASUDA Kimihiko , FUJIWARA Hideo

    … This paper presents a power-constrained test scheduling method for multi-clock domain SoCs that consist of cores operating at different clock frequencies during test. … Moreover, we present a technique to reduce power consumption of cores during test while the test time of the cores remain the same or increase a little by using virtual TAM. …

    IEICE transactions on information and systems 91(3), 747-755, 2008-03-01

    J-STAGE CrossRef 参考文献27件

  • 9

    Scheduling Power-Constrained Tests through the SoC Functional Bus

    HUSSIN Fawnizu Azmadi , YONEDA Tomokazu , ORAILOGLU Alex , FUJIWARA Hideo

    … This paper proposes a test methodology for core-based testing of System-on-Chips by utilizing the functional bus as a test access mechanism. … The functional bus is used as a transportation channel for the test stimuli and responses from a tester to the cores under test (CUT). … To enable test concurrency, local test buffers are added to all CUTs. …

    IEICE transactions on information and systems 91(3), 736-746, 2008-03-01

    J-STAGE CrossRef 参考文献25件

  • 10

    静的・動的情報を利用したMMIシステムの設計と実装(検索・対話)

    桂田 浩一 , 大隈 祐治 , 矢野 誠 , 入部 百合絵 , 新田 恒雄

    本論文ではwebベースのマルチモーダル対話(Multi-Modal Interacton:MMI)システムにおいてユーザの視線や表情,嗜好やプロファイル,端末周辺の雑音状況といった静的・動的情報を取り扱うフレームワークを提案する.これらの情報を対話で利用することにより,ユーザに適用した対話や状況に応じたモダリティ変更が可能になるため,より自然な対話を実現できる.本研究ではこれらの情報を管理するため …

    情報処理学会研究報告. SLP, 音声言語情報処理 2006(73), 87-92, 2006-07-07

    CiNii PDF - オープンアクセス  参考文献15件

  • 11

    再構成可能結合ラッパーを用いた SoC のテストスケジューリング(スケジューリング, VLSI 設計とテスト及び一般)

    今西 真博 , 米田 友和 , 藤原 秀雄

    本論文において, 各コア毎ではなく, 複数のコアを同時に考慮したラッパーとして再構成可能結合ラッパーを提案する.さらに, 再構成可能結合ラッパーを利用したテスト実行時間の最小化を目的としたテストスケジューリング手法も提案する.ヒューリスティックアルゴリズムを用いることにより, 短い計算時間でスケジューリングを生成することが可能である.ITC'02 SOCベンチマークに対する評価実験では, 従来法に …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 104(664), 63-68, 2005-02-11

    CiNii PDF - 定額アクセス可能  参考文献19件

  • 12

    B-PONシステムにおける音声収容方式の検討と開発(ネットワーク制御,アクセスネットワーク,回線エミュレーション,IPサービスとそれを支えるネットワーク技術,一般)

    村上 謙 , 寺内 弘典 , 佐藤 浩司 , 横谷 哲也 , 上田 広之 , 安士 哲次郎

    B-PON(Broadband Passive Optical Network)システムは高速インターネットサービスを提供するインフラとしてすでに光アクセスネットワークに適用されている.一般加入者に対するFTTH(Fiber To The Home)では,将来的には電話を含むマルチサービスの提供が必要と考える.本稿ではB-PONシステムにおける電話サービスの提供方法を示すとともに,開発したB-PO …

    電子情報通信学会技術研究報告. CS, 通信方式 104(171), 49-54, 2004-07-02

    CiNii PDF - 定額アクセス可能  参考文献14件

  • 13

    システムオンチップのインターコネクトに対する2パターン可検査化設計(ディペンダブルソフトウェアとネットワーク及び一般)

    嵯峨 佑介 , 米田 友和 , 藤原 秀雄

    半導体の高集積化に伴い,システムオンチップ(SoC)のインターコネクトにおけるクロストーク故障が問題となる.それらの故障のテストは,連続した2パターンの印加と,その応答を1パターン観測する2パターンテストで行われる.本論文では,インターコネクトを2パターン可検査にするDFT手法として,IEEEP1500ラッパーのEXTESTモードを利用しシリアルTAMによりインターコネクトのテストを行うDFT手法 …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 104(130), 7-12, 2004-06-11

    CiNii PDF - 定額アクセス可能  参考文献4件

  • 14

    Preemptive System-on-Chip Test Scheduling(SoC Testing)(<Special Section>Test and Verification of VLSI)

    LARSSON Erik , FUJIWARA Hideo

    … In this paper, we propose a preemptive test scheduling technique (a test can be interrupted and later resumed) for core-based systems with the objective to minimize the test application time. … We make use of reconfigurable core test wrappers in order to increase the flexibility in the scheduling process. …

    IEICE transactions on information and systems E87-D(3), 620-629, 2004-03-01

    CiNii PDF - 定額アクセス可能  参考文献24件

  • 15

    A DFT Selection Method for Reducing Test Application Time of System-on-Chips(SoC Testing)(<Special Section>Test and Verification of VLSI)

    MIYAZAKI Masahide , HOSOKAWA Toshinori , DATE Hiroshi , MURAOKA Michiaki , FUJIWARA Hideo

    … This paper proposes an SoC test architecture generation framework. … It contains a database, which stores the test cost information of several DFTs for every core, and a DFT selection part which performs DFT selection for minimizing the test application time using this database in the early phase of the design flow. …

    IEICE transactions on information and systems E87-D(3), 609-619, 2004-03-01

    CiNii PDF - 定額アクセス可能  参考文献19件

  • 16

    SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト)

    宮崎 政英 , 細川 利典 , 伊達 博 , 村岡 道明 , 藤原 秀雄

    SoCのテスト戦略の決定に於いては、SoCの外部ピン数、テスト時総消費電力、面積、及び使用するテスタに搭載可能なテストデータ量等の様々な制約条件を考慮する必要がある。また、RTレベルで再利用するコアに関しては、上記の制約条件とテスト品質を満たし、かつテストコストが最小となるようにDFTの選択を行うことが望ましい。そこで、テスト実行時間最短化を目標としたDFT選択問題を定式化し、各コアのDFT選択を …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 103(668), 61-66, 2004-02-13

    CiNii PDF - 定額アクセス可能  参考文献19件

  • 17

    消費電力を考慮した連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化(VLSI設計とテスト)

    高桑 寿一 , 米田 友和 , 藤原 秀雄

    本論文では,スキャン設計されたコア,非スキャン設計されたコア,IEEE P1500 に準拠したコアおよび組み込み自己テスト可能なコアを含むSOCを対象とし,面積オーバヘッドとテスト実行時間に対して相互最適化された連続可検査なSOCを消費電力制約下で実現するテスト容易化設計法を提案する.提案手法では,面積オーバヘッドとテスト実行時間に対する重要度が与えられ,その与えられた重要度に適したTAMとテスト …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 103(668), 55-60, 2004-02-13

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  • 18

    地下街における5GHz帯広帯域電波伝搬特性

    糸川 喜代彦 , 北 直樹 , 佐藤 明雄 , 松江 英明 , 森 大典 , 渡邉 浩伸

    … 5-GHz band wireless access systems, such as the RLAN (Radio Local Area Network) system of IEEE802.11a, HiperLAN/2, HiSWANa and AWA, are developed and provide transmission rates over 20 Mbps for indoor use. … Those 5-GHz access systems are expected to extend service areas from the office to the so-called “hot-spot" in public areas. … Underground shopping malls are one of the anticipated service areas for such a nomadic wireless access service. …

    電気学会論文誌. C, 電子・情報・システム部門誌 = The transactions of the Institute of Electrical Engineers of Japan. C, A publication of Electronics, Information and System Society 124(1), 41-48, 2004-01-01

    J-STAGE CrossRef 参考文献16件

  • 19

    連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化

    内山 哲夫 , 米田 友和 , 藤原 秀雄

    システムオンチップ(SoC)が可検査であるためには,それを構成するコア自身が可検査でありかつSoCの外部から内部の各コアヘのテストアクセスが可能である必要がある.SoCでは縮退故障などの論理故障のみならず,遅延故障などのタイミング故障のテストも重要となるため,コアに実動作速度(at-speed)で任意のテストパタンを連続して印加し,応答を観測できる必要がある.SoCのすべてのコアと信号線に対してこ …

    電子情報通信学会技術研究報告. DC, ディペンダブルコンピューティング 102(658), 19-24, 2003-02-14

    CiNii PDF - 定額アクセス可能  参考文献11件

  • 20

    Test Access Mechanism Optimization, Test Scheduling, and Tester Data Volume Reduction for System-on-Chip

    IYENGAR V.

    IEEE Trans. On Computers 52(12), 1619-1632, 2003

    CrossRef 被引用文献8件