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  • 1

    Two-level cache simulation with L2 unified cache for embedded applications  [in Japanese]

    小林 優太 , 戸川 望 , 柳澤 政生 [他]

    IEICE technical report 109(316), 37〜42, 2009/12/2-4

  • 2

    Two-level cache simulation with L2 unified cache for embedded applications  [in Japanese]

    小林 優太 , 戸川 望 , 柳澤 政生 [他]

    IEICE technical report 109(315), 37〜42, 2009/12/2-4

  • 3

    26pZE-1 Population inversion manipulation in a two-level system by photo-electric-filed amplitude or frequency controlled non-resonant optical pulses  [in Japanese]

    Shinojima H. , Yano R. , Nakagawa K.

    Meeting abstracts of the Physical Society of Japan 64(2-2), 79, 20090818

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  • 4

    Pulse-shape effects on photon-photon interactions in nonlinear optical quantum gates

    Hofmann Holger F , Nishitani Hitoshi , ニシタニ ヒトシ , ホフマン ホルガ , 西谷 仁志

    … Ideally, strong nonlinearities could be used to implement quantum gates for photonic qubits by well-controlled two-photon interactions. … It is shown that a significant part of the two-photon state transformation can be derived from this semiclassical description of the optical nonlinearity. …

    Physical Review A 80(1), 20090723

    CrossRef IR

  • 5

    Management Strategy and its Implementation of Distributed University Computer Network : A case study: Kagawa University Integrated Information Network System  [in Japanese]

    IMAI Yoshiro , FURUKAWA Zengo , KAWAUCHI Kazuyoshi , SONE Kazutoshi , OHNISHI Taira , NAKAMURA Kunihiko

    大学統合により,分散したキャンパス間において大学情報ネットワークを運用する事例が少なくない.香川大学においても,分散キャンパスは大きな特徴になっている.ネットワーク環境を構築する上において,管理方式の集中化・分散化を議論するためには,事例調査などが必要となる.平成19年後半,大学統合後の香川大学においても4キャンパス間と9附属施設を統合する大学情報ネットワークを構築し,管理運用を開始している.本稿 …

    IEICE technical report 109(60), 1-6, 20090521

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  • 6

    Temperature Dependent f-Electron Valence of Ion in Two-Level Kondo System(Condensed matter: electronic structure and electrical, magnetic, and optical properties)

    TANIKAWA Shinya , MATSUURA Hiroyasu , MIYAKE Kazumasa

    … Theory for temperature dependent valence of Sm ion in magnetically robust heavy fermion system SmOs_4Sb_<12> … is presented on the basis of the two-level (or double-well) Kondo model. …

    Journal of the Physical Society of Japan 78(3), "034707-1"-"034707-5", 20090315

    CiNii PDF  References (20)

  • 7

    Single-Cycle-Accessible Two-Level Cache Architecture  [in Japanese]

    YAMAGUCHI Seiichiro , ISHIHARA Tohru , YASUURA Hiroto

    … ,L1キャッシュへアクセスするために最低1サイクル必要となり,プロセッサの性能低下を引き起こす.この問題を解決するため,シングルサイクルアクセス可能な二階層キャッシュ(STC:Single-cycle-accessible Two-level Cache)アーキテクチャを本稿で提案する.STCアーキテクチャでは,プロセッサコアはシングルサイクルで小容量キャッシュまたはL1キャッシュにアクセスできる.さらに,STCアーキテクチャを有効活用す …

    IEICE technical report. Computer systems 108(463), 19-24, 20090226

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  • 8

    Single-Cycle-Accessible Two-Level Cache Architecture  [in Japanese]

    YAMAGUCHI Seiichiro , ISHIHARA Tohru , YASUURA Hiroto

    … ,L1キャッシュへアクセスするために最低1サイクル必要となり,プロセッサの性能低下を引き起こす.この問題を解決するため,シングルサイクルアクセス可能な二階層キャッシュ(STC:Single-cycle-accessible Two-level Cache)アーキテクチャを本稿で提案する.STCアーキテクチャでは,プロセッサコアはシングルサイクルで小容量キャッシュまたはL1キャッシュにアクセスできる.さらに,STCアーキテクチャを有効活用す …

    IEICE technical report. Dependable computing 108(464), 19-24, 20090226

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  • 9

    Single-Cycle-Accessible Two-Level Cache Architecture  [in Japanese]

    YAMAGUCHI Seiichiro , ISHIHARA Tohru , YASUURA Hiroto

    … ,L1キャッシュへアクセスするために最低1サイクル必要となり,プロセッサの性能低下を引き起こす.この問題を解決するため,シングルサイクルアクセス可能を二階層キャッシュ(STC:Single-cycle-accessible Two-level Cache)アーキテクチャを本稿で提案する.STCアーキテクチャでは,プロセッサコアはシングルサイクルで小容量キャッシュまたはL1キャッシュにアクセスできる.さらに,STCアーキテクチャを有効活用す …

    情報処理学会研究報告. EMB, 組込みシステム 2009(22), 19-24, 20090226

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  • 10

    Single-Cycle-Accessible Two-Level Cache Architecture  [in Japanese]

    YAMAGUCHI Seiichiro , ISHIHARA Tohru , YASUURA Hiroto

    … ,L1キャッシュへアクセスするために最低1サイクル必要となり,プロセッサの性能低下を引き起こす.この問題を解決するため,シングルサイクルアクセス可能な二階層キャッシュ(STC:Single-cycle-accessible Two-level Cache)アーキテクチャを本稿で提案する.STCアーキテクチャでは,プロセッサコアはシングルサイクルで小容量キャッシュまたはL1キャッシュにアクセスできる.さらに,STCアーキテクチャを有効活用す …

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 2009(22), 19-24, 20090226

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  • 11

    Single-Cycle-Accessible Two-Level Cache Architecture  [in Japanese]

    YAMAGUCHI Seiichiro , ISHIHARA Tohru , YASUURA Hiroto

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 139, 19-24, 20090226

    References (21)

  • 12

    A Two-Level Cache Design Space Exploration System for Embedded Applications

    TOJO Nobuaki , TOGAWA Nozomu , YANAGISAWA Masao , OHTSUKI Tatsuo

    … Recently, two-level cache, L1 cache and L2 cache, is commonly used in a processor. … Particularly in an embedded system whereby a single application or a class of applications is repeatedly executed on a processor, its cache configuration can be customized such that an optimal one is achieved. …

    IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences E92.A(12), 3238-3247, 2009

    CrossRef J-STAGE

  • 13

    Single-Cycle-Accessible Two-Level Caches and Compilation Technique for Energy Reducion

    Yamaguchi Seiichiro , Ishitobi Yuriko , Ishihara Tohru , Yasuura Hiroto

    … Single-cycle-accessible Two-level Cache (STC) architecture proposed in this paper can resolve the problem in the conventional L0-cache based approach. …

    IPSJ Transactions on System LSI Design Methodology 2(0), 189-199, 2009

    CrossRef J-STAGE

  • 14

    A Two-level Cache and Scratch Pad Memory Simulation for Embedded Systems  [in Japanese]

    TOJO Nobuaki , TOGAWA Nozomu , YANAGISAWA Masao , OHTSUKI Tatsuo

    本稿では複数の2階層キャッシュ構成およびスクラッチパッドメモリを含めたメモリ構成のシミュレーション手法を提案する.本手法は,アプリケーションソースコードを入力とし,メインメモリ,スクラッチパッドメモリ,L1,L2キャッシュからなるメモリ階層を,キャッシュの性質を利用した手法を導入することで正確かつ高速にシミュレーションし,各構成のキャッシュヒット数およびキャッシュミス数を求めることを目的としている …

    IEICE technical report. Dependable computing 108(299), 97-102, 20081110

    CiNii PDF  References (15)

  • 15

    A Two-level Cache and Scratch Pad Memory Simulation for Embedded Systems  [in Japanese]

    TOJO Nobuaki , TOGAWA Nozomu , YANAGISAWA Masao , OHTSUKI Tatsuo

    本稿では複数の2階層キャッシュ構成およびスクラッチパッドメモリを含めたメモリ構成のシミュレーション手法を提案する.本手法は,アプリケーションソースコードを入力とし,メインメモリ,スクラッチパッドメモリ,L1,L2キャッシュからなるメモリ階層を,キャッシュの性質を利用した手法を導入することで正確かつ高速にシミュレーションし,各構成のキャッシュヒット数およびキャッシュミス数を求めることを目的としている …

    Technical report of IEICE. VLD 108(298), 97-102, 20081110

    CiNii PDF  References (15)

  • 16

    A Two-level Cache and Scratch Pad Memory Simulation for Embedded Systems  [in Japanese]

    TOJO Nobuaki , TOGAWA Nozomu , YANAGISAWA Masao , OHTSUKI Tatsuo

    本稿では複数の2階層キャッシュ構成およびスクラッチパッドメモリを含めたメモリ構成のシミュレーション手法を提案する.本手法は,アプリケーションソースコードを入力とし,メインメモリ,スクラッチパッドメモリ,L1,L2キャッシュからなるメモリ階層を,キャッシュの性質を利用した手法を導入することで正確かつ高速にシミュレーションし,各構成のキャッシュヒット数およびキャッシュミス数を求めることを目的としている …

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 2008(111), 97-102, 20081110

    CiNii PDF  References (15)

  • 17

    25pRF-2 Population inversion in a two-level system by off-resonant light  [in Japanese]

    Shinojima H. , Yano R. , Nakagawa K.

    Meeting abstracts of the Physical Society of Japan 63(1-2), 193, 20080229

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  • 18

    3406 A Hierarchical Layout Design Optimization for Highly Packed Equipments  [in Japanese]

    FUJITA Kikuo , KURIYAMA Masanori , SUYAMA Takashi

    … After reviewing the characteristics of various types of layout design problems, a class of two-dimensional layout design problems of rectangles, some of which are the results of similar problems defined in its sub-levels, is adopted as the target. … First, the Pareto optimality of subsystem-level layout against the optimality of system-level layout is extracted from it through two-level hierarchical formulation. …

    設計工学・システム部門講演会講演論文集 2007(17), 356-359, 20071030

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  • 19

    3711 Optimization of Periodic Review Inventory Model with Emergency Order in Two-Echelon Supply Chain Using Differential Evolution

    PRASERTWATTANA Kanit , SHIMIZU Yoshiaki , BATRES Rafael

    … This paper considers a periodic review inventory of a two-level supply chain system with a single manufacturer and a single retailer in which regular order and emergency order can be placed periodically. … At the beginning of each period, the retailer orders the products from the manufacturer to fill base-stock level. …

    年次大会講演論文集 : JSME annual meeting 2007(4), 323-324, 20070907

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  • 20

    Classical and Quantal Descriptions of Small Amplitude Fluctuations around Equilibriums in the Two-Level Pairing Model(Nuclear Physics)

    TSUE Yasuhiko , PROVIDENCIA Constanca , da PROVIDENCIA Joao , YAMAMURA Masatoshi

    … Various classical counterparts to the two-level pairing model in a many-fermion system are presented in the Schwinger boson representation. … It is shown that one of the key ingredients giving the classical descriptions for quantal systems is the use of various trial states in addition to the su(2) [○!×] su(2)-coherent state, which may be a natural selection for the two-level pairing model governed by the su(2) [○!×] su(2)-algebra. …

    Progress of theoretical physics 117(5), 835-851, 20070525

    CiNii PDF  References (14) Cited by (1)