65nm SoC向け混載SRAMでの動作マージン改善回路 A 65nm SoC Embedded 6T-SRAM Design for Manufacturing with Read and Write Cell Stabilizing Circuits

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  • 電子情報通信学会技術研究報告. ICD, 集積回路

    電子情報通信学会技術研究報告. ICD, 集積回路 106(207), 149-153, 2006-08-10

参考文献:  7件中 1-7件 を表示

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    YAMAOKA M.

    VLSI Cir. Digest, 2004, 2004

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    ZHANG K.

    ISSCC Digest, 2005, 2005

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    IEEE Trans. Electron Devices 45, 1960, 1998

    被引用文献21件

各種コード

  • NII論文ID(NAID)
    10018234205
  • NII書誌ID(NCID)
    AN10013276
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • データ提供元
    CJP書誌 
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