平衡構造に基づく階層テストにおけるテストプラン生成法 A Method of Test Plan Generation in Hierarchical Test Based on Balanced Structure

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収録刊行物

  • 電子情報通信学会技術研究報告. VLD, VLSI設計技術  

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 106(387), 23-28, 2006-11-21 

参考文献:  10件

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各種コード

  • NII論文ID(NAID)
    10018435784
  • NII書誌ID(NCID)
    AN10013323
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • データ提供元
    CJP書誌 
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