バイアスオフセット回路技術を用いた広い入力範囲を持つ2段積みCMOS乗算器 A CMOS Multiplier with Large Input Range Using Bias-offset Technique

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著者

    • 中村 圭 NAKAMURA Kei
    • 東京理科大学 理工学部 電気工学科 Faculty of Science and Technology, Tokyo University of Science
    • 兵庫 明 HYOGO Akira
    • 東京理科大学 理工学部 電気工学科 Faculty of Science and Technology, Tokyo University of Science

収録刊行物

  • 電気学会研究会資料. ECT, 電子回路研究会  

    電気学会研究会資料. ECT, 電子回路研究会 2001(69), 77-81, 2001-10-19 

参考文献:  3件

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被引用文献:  1件

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各種コード

  • NII論文ID(NAID)
    10018971095
  • NII書誌ID(NCID)
    AN10441815
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • データ提供元
    CJP書誌  CJP引用 
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