サブ100nm向けエレベートソース・ドレイン構造の設計指針 Source/Drain Engineering for Sub-100nm CMOS Using Selective Epitaxial Growth Technique

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著者

    • 外園 明 HOKAZONO A.
    • (株)東芝 セミコンダクター社 システムLSI開発センター System LSI Research & Development Center, Toshiba Corporation Semiconductor Company
    • 大内 和也 OHUCHI K.
    • (株)東芝 セミコンダクター社 システムLSI開発センター System LSI Research & Development Center, Toshiba Corporation Semiconductor Company
    • 宮野 清孝 MIYANO K.
    • (株)東芝 セミコンダクター社 プロセス技術推進センター Process & Manufacturing Engineering Center, Toshiba Corporation Semiconductor Company
    • 水島 一郎 MIZUSHIMA I.
    • (株)東芝 セミコンダクター社 プロセス技術推進センター Process & Manufacturing Engineering Center, Toshiba Corporation Semiconductor Company
    • 綱島 祥隆 TSUNASHIMA Y.
    • (株)東芝 セミコンダクター社 プロセス技術推進センター Process & Manufacturing Engineering Center, Toshiba Corporation Semiconductor Company
    • 豊島 義明 TOYOSHIMA Y.
    • (株)東芝 セミコンダクター社 システムLSI開発センター System LSI Research & Development Center, Toshiba Corporation Semiconductor Company

収録刊行物

  • 電気学会研究会資料. EDD, 電子デバイス研究会  

    電気学会研究会資料. EDD, 電子デバイス研究会 2001(56), 1-7, 2001-03-08 

参考文献:  6件

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各種コード

  • NII論文ID(NAID)
    10018991772
  • NII書誌ID(NCID)
    AN1044178X
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • データ提供元
    CJP書誌 
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