位相状態記憶制御とダブルクロックエッジ検出に基づく分周比可変型ディジタルPLL A Dividing Ratio Changeable Digital PLL Based on Phase State Memory and Double Clock-Edge Detection

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抄録

In this paper, we propose the dividing ratio changeable digital phase locked loop (PLL) based on phase state memory and double clock-edge detection in which satisfies three characteristics of a low jitter, wide lock-in range, and fast pull-in at the same time. The counter for the double edge detection of the base clock reduces the circuit scale by using the selector. In a steady state, the output jitter of the proposed digital PLL becomes always half pulse width of the base clock regardless of the frequency fluctuation of the base clock. Also, the upper bound frequency of the lock-in range becomes 6 times that of the conventional dividing ratio changeable digital PLL, when the permissible output jitter is identical. Furthermore, the fast pull-in is finishes in one period of the input signal and the pulse width of the multiplication output signal becomes almost constant.

収録刊行物

  • 電気学会論文誌. C, 電子・情報・システム部門誌 = The transactions of the Institute of Electrical Engineers of Japan. C, A publication of Electronics, Information and System Society  

    電気学会論文誌. C, 電子・情報・システム部門誌 = The transactions of the Institute of Electrical Engineers of Japan. C, A publication of Electronics, Information and System Society 128(7), 1185-1190, 2008-07-01 

    The Institute of Electrical Engineers of Japan

参考文献:  9件

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被引用文献:  1件

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各種コード

  • NII論文ID(NAID)
    10021133248
  • NII書誌ID(NCID)
    AN10065950
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • ISSN
    03854221
  • NDL 記事登録ID
    9564523
  • NDL 雑誌分類
    ZN31(科学技術--電気工学・電気機械工業)
  • NDL 請求記号
    Z16-795
  • データ提供元
    CJP書誌  CJP引用  NDL  J-STAGE 
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