書誌事項
- タイトル別名
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- A Dividing Ratio Changeable Digital PLL Based on Phase State Memory and Double Clock-Edge Detection
- イソウ ジョウタイ キオク セイギョ ト ダブル クロックエッジ ケンシュツ ニ モトズク ブンシュウヒ カヘンガタ ディジタル PLL
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抄録
In this paper, we propose the dividing ratio changeable digital phase locked loop (PLL) based on phase state memory and double clock-edge detection in which satisfies three characteristics of a low jitter, wide lock-in range, and fast pull-in at the same time. The counter for the double edge detection of the base clock reduces the circuit scale by using the selector. In a steady state, the output jitter of the proposed digital PLL becomes always half pulse width of the base clock regardless of the frequency fluctuation of the base clock. Also, the upper bound frequency of the lock-in range becomes 6 times that of the conventional dividing ratio changeable digital PLL, when the permissible output jitter is identical. Furthermore, the fast pull-in is finishes in one period of the input signal and the pulse width of the multiplication output signal becomes almost constant.
収録刊行物
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- 電気学会論文誌C(電子・情報・システム部門誌)
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電気学会論文誌C(電子・情報・システム部門誌) 128 (7), 1185-1190, 2008
一般社団法人 電気学会
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キーワード
詳細情報 詳細情報について
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- CRID
- 1390282679581731200
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- NII論文ID
- 10021133248
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- NII書誌ID
- AN10065950
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- ISSN
- 13488155
- 03854221
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- NDL書誌ID
- 9564523
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- 本文言語コード
- ja
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- データソース種別
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- JaLC
- NDL
- Crossref
- CiNii Articles
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- 抄録ライセンスフラグ
- 使用不可