歪みによるデバイスの高性能化 Stress Engineering for High-Performance MOSFETs

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著者

    • 内田 建 UCHIDA Ken
    • 株式会社 東芝 研究開発センターLSI基盤技術ラボラトリー Advanced LSI Technology Laboratory, Toshiba Corporation

抄録

  Since the conventional strategy, namely scaling of device dimensions in ultimately scaled shorter-channel-length MOS transistors, is less effective to enhance transistor performance, another strategy is strongly demanded. Stress engineering is one of the most promising performance boosters for the ultimately scaled MOS transistors. In this paper, we will introduce the physical mechanisms of the drain current enhancement induced by stress. We will discuss the mechanisms based on the band structure modification by stress. The effectiveness of the stress engineering in future devices is also prospected.<br>

収録刊行物

  • 真空  

    真空 51(5), 301-305, 2008-05-20 

    The Vacuum Society of Japan

参考文献:  13件

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各種コード

  • NII論文ID(NAID)
    10021157397
  • NII書誌ID(NCID)
    AN00119871
  • 本文言語コード
    JPN
  • 資料種別
    REV
  • ISSN
    18822398
  • NDL 記事登録ID
    9540958
  • NDL 雑誌分類
    ZN15(科学技術--機械工学・工業--流体機械)
  • NDL 請求記号
    Z16-474
  • データ提供元
    CJP書誌  NDL  J-STAGE 
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