マルチスレッドアーキテクチャに於ける動的命令発行に関する研究 Research on out -of- order issue for multithreaded architecture

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抄録

メモリアクセスレイテンシの隠蔽によりプロセッサの利用効率を高めるための技術として、マルチスレッドアーキテクチャ方式が提案されている。しかしマルチスレッドアーキテクチャでは、スレッド間の命令スケジューリングを静的に行なうことが出来ない。そのため命令デコード時に機能ユニットに対する資源競合が発生し、当該スレッドからの命令発行をストールさせなければならない状況が発生し得る。本稿では、リザベーション・ステーションを拡張することにより、これを回避する方法を提案し、あわせてシミュレーションによる性能評価の結果、およびそのハードウェア量を報告する。Multithreaded architecture has peen proposed for efficient processor utilization by hiding memory access latency. However, decoded instructions can compete for resources among threads, which consequently makes some threads to stall. This paper describes an extension to reservation station to alleviate thread stall overhead. Some simulation results and hardware cost estimation are also presented.

Multithreaded architecture has peen proposed for efficient processor utilization by hiding memory access latency. However, decoded instructions can compete for resources among threads, which consequently makes some threads to stall. This paper describes an extension to reservation station to alleviate thread stall overhead. Some simulation results and hardware cost estimation are also presented.

収録刊行物

  • 情報処理学会研究報告計算機アーキテクチャ(ARC)

    情報処理学会研究報告計算機アーキテクチャ(ARC) 1996(23(1995-ARC-117)), 55-60, 1996-03-05

    一般社団法人情報処理学会

参考文献:  9件中 1-9件 を表示

各種コード

  • NII論文ID(NAID)
    110002775311
  • NII書誌ID(NCID)
    AN10096105
  • 本文言語コード
    JPN
  • 資料種別
    Technical Report
  • ISSN
    09196072
  • データ提供元
    CJP書誌  NII-ELS  IPSJ 
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