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抄録
本論文では,SoCに組込まれるコアとしてレジスタ転送レベル回路を対象とし,回路が連続透明性を満たすように設計変更する連続透明化設計法を提案する.コアの連続透明性とは,制御信号の値(形状の選択)によって,その入力端子に入力される任意の長さの系列を値を変えることなく出力側に連続したクロックサイクルで伝搬可能としたり,出力端子から出力される任意の長さの系列を入力側から連続したクロックサイクルで伝搬可能とする性質をいう.したがって,連続透明なコアがSoCに組み込まれた場合,そのコアはSoC内の他のコアへの連続テストアクセスのための経路として利用可能となる.連続テストアクセス可能なSoCは,コアおよび信号線に対して任意の故障モデルを対象とした任意のテスト系列が提供された場合でも,その系列を用いて想定した故障を完全にテストすることが可能である.また実験により,提案する連続透明化設計法による面積オーバーヘッドは,マルチプレクサを用いて入力から出力までの迂回路を実現した場合に比べ小さいことを示す.
This paper presents a design-for-consecutive-transparency method that makes a core(RTL circuit) consecutively transparent using integer linear programming. Consecutive transparency of a core guarantees consecutive propagation of arbitrary test/response sequences from the core inputs to the core outputs with some latency. Therefore, it is possible to apply/observe arbitrary test/response sequences to/from an embedded core consecutively at the speed of system clock by using interconnects and consecutively transparent cores in an SoC. Experimental results show that the proposed method introduces lower area overhead compared to the bypass method that adds direct paths from PIs to POs with multiplexers.
