消費電力を考慮した連続可検査性に基づくシステムオンチップの面積オーバヘッドとテスト実行時間の相互最適化(VLSI設計とテスト)  [in Japanese] Power-Conscious Area and Time Co-Optimization for System-on-a-Chip based on Consecutive Testability  [in Japanese]

本論文では,スキャン設計されたコア,非スキャン設計されたコア,IEEE P1500 に準拠したコアおよび組み込み自己テスト可能なコアを含むSOCを対象とし,面積オーバヘッドとテスト実行時間に対して相互最適化された連続可検査なSOCを消費電力制約下で実現するテスト容易化設計法を提案する.提案手法では,面積オーバヘッドとテスト実行時間に対する重要度が与えられ,その与えられた重要度に適したTAMとテストスケジュールをヒューリスティックアルゴリズムを用いることにより短い計算時間で生成する.また,連続テストアクセスを可能とするためにテストバスに加えて,既存のインターコネクト,コアの連続透明性を用いることで低面積オーバヘッドでTAMを実現可能である.評価実験では,代表的なテストアクセス方式であるテストバス方式を用いた手法およびコアの連続透明性を用いた従来法と比較することで提案手法の有効性を示す.

This paper presents a design-for-testability method that transforms a given SoC into consecutively testable one under power constraint. The proposed method can deal with various types of cores: P1500 wrapped cores, unwrapped scan cores, unwrapped non-scan cores and BISTed cores. When an SoC and a user defined importance ratio between area overhead and test application time are given, the proposed method can create TAM and test schedule that meet the importance ratio with low computational cost by using some heuristics. Moreover, the proposed method can achieve low area overhead not only by adding test buses but also by utilizing existing interconnects and consecutive transparency of cores as a part of TAM. Experimental results show the advantages of the proposed method compared to test bus architecture, which is a well known TAM design, and our previous method based on consecutive testability of SoC.