SoCのテスト実行時間最短化を目標としたコアのDFT選択手法(VLSI設計とテスト)  [in Japanese] A DFT Selection Method for Reducing Test Application Time of System-on-Chips  [in Japanese]

SoCのテスト戦略の決定に於いては、SoCの外部ピン数、テスト時総消費電力、面積、及び使用するテスタに搭載可能なテストデータ量等の様々な制約条件を考慮する必要がある。また、RTレベルで再利用するコアに関しては、上記の制約条件とテスト品質を満たし、かつテストコストが最小となるようにDFTの選択を行うことが望ましい。そこで、テスト実行時間最短化を目標としたDFT選択問題を定式化し、各コアのDFT選択を変更しながらテストスケジューリングを実行し、greedy法によりDFT選択を最適化する手法を示す。

This paper proposes an SoC test architecture generation framework. It contains a database which stores the test cost information on several DFTs for every core, and DFT selection part which performs DFT selection for test cost minimization using this database in the early phase of the design flow. Moreover, the DFT selection problem is formulated and the algorithm which solves this is proposed. Experimental results showed that bottlenecks in test application time when using the single DFT method for all cores is reduced by performing DFT selection from several DFTs. As a result, the whole test application time is drastically shortened.