システムオンチップのインターコネクトに対する2パターン可検査化設計(ディペンダブルソフトウェアとネットワーク及び一般)  [in Japanese] A Design for 2-pattern Testability of System-on-Chip Interconnects  [in Japanese]

半導体の高集積化に伴い,システムオンチップ(SoC)のインターコネクトにおけるクロストーク故障が問題となる.それらの故障のテストは,連続した2パターンの印加と,その応答を1パターン観測する2パターンテストで行われる.本論文では,インターコネクトを2パターン可検査にするDFT手法として,IEEEP1500ラッパーのEXTESTモードを利用しシリアルTAMによりインターコネクトのテストを行うDFT手法と,ラッパーを用いず既存インターコネクトを可能な限り利用するDFT手法を提案する.ケーススタディとしてSoCに提案手法を適用した例を用い,連続可検査化DFT手法と比べ面積オーバヘッドが小さいことを示す.

Testing faults on interconnects of system-on-chip (SoC) has become more important because of high integration of semiconductors. The faults can be tested by 2-pattern testing. 2-pattern testing means application of consecutive two patterns and observation of one test sequence. In this paper, we present two DFT methods for 2-pattern testability of interconnect. One DFT method utilizes EXTEST mode of IEEE P1500 wrappers and support testing through serial TAM. Other doesn't use IEEE P1500 wrappers, and utilizes existing interconnects as much as possible. In a case study, we show advantages that hardware overhead of proposed method is lower than that of the DFT method based on consecutive testability.