ヘッダラーニングキャッシュとキャッシュミスハンドラを利用したネットワークプロセッサ高速化方式の提案と評価 Proposal and Evaluation of Network-Processor Acceleration Architecture Using Header-Learning Cache and Cache-Miss Handler

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抄録

ネットワークトラフィック処理を高速かつ柔軟に行うデバイスであるネットワークプロセッサ(NP)は,パケットのパイプライン処理,並列処理等の技法を利用し最大10〜40Gbps(Giga bit per second)程度のスループットを実現している.本稿では,NPのスループットを更に向上させるために,ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハードウェアを搭載し,命令処理量を削減する方式を提案する.実トラフィックを利用した仮想100Gbpsの機能レベルシミュレーションにより,特にアクセス網におけるバックボーンルータで88%以上のHLCヒット率,すなわち約5倍のスループット向上を確認した.20Gbpsのスループットを持つプロセッサ部と組合せ100Gbps程度のスループットを期待できる.

Network Processors (NPs) are used for network communication devices such as routers to flexibly process network traffic at high speed. Many NPs use the techniques of pipelining and simultaneously processing to obtain up to 10-Gbps to 40-Gbps packet processing throughput. Utilizing the temporal locality of network traffic, we propose a novel NP architecture that accelerates packet-processing throughput by using a cache called header-learning cache (HLC) and cache-miss handler (CMH). A functional level simulator with real traffic traces showed 88% or higher HLC hit-rate at the backbone router of the access network. This architecture could accelerate 20-Gbps packet processing engines up to about five times and achieve 100-Gbps throughput.

収録刊行物

  • 電子情報通信学会技術研究報告. CAS, 回路とシステム

    電子情報通信学会技術研究報告. CAS, 回路とシステム 103(716), 61-66, 2004-03-08

    一般社団法人電子情報通信学会

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各種コード

  • NII論文ID(NAID)
    110003178182
  • NII書誌ID(NCID)
    AN10013094
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • ISSN
    09135685
  • NDL 記事登録ID
    6926391
  • NDL 雑誌分類
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL 請求記号
    Z16-940
  • データ提供元
    CJP書誌  NDL  NII-ELS 
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