極微細ゲートInP系HEMTの超高速化技術  [in Japanese] Fabrication Technology for Ultrahigh-Speed Decananometer-Gate InP-Based HEMTs  [in Japanese]

極微細ゲートを有するInP系HEMTにおいて、ウエットエッチングによる2段階リセス法を用いてゲート・チャネル間距離dを短縮し、dによる遮断周波数f_rの変化を調べた。ゲート長25 nmの格子整合系HEMTにおいて、dの短縮とともにf_Tは増大しd=4nmではf_T=500 GHzに達した。これはdの短縮により、ゲート電極直下の電子速度が増大するためである。またゲート長25nmの歪みチャネル系HEMTにおいて、格子整合系と同一プロセスを用いてd=4nmまで短縮したところf_T=562 GHzが得られた。このf_Tは現存するトランジスタにおいて最高の値である。

We fabricated decananometer-gate InP-based lattice-matched (In_0.52 Al_0.48 As/In_0.53 Ga_0.47 As) and pseudomorphic (In_0.52 Al_0.48 As/In_0.7 Ga_0.3 As) high electron mobility transistors (HEMTs) with a very short gate-channel distance. Using the two-step-recessed gate technique, we reduced the gate-channel distance to 4 nm. We found that the cutoff frequency f_T increases with decreasing gate-channel distance d. This phenomenon can be explained by an increase in electron velocity under the gate with decreasing d. We obtained an f_T of 500 GHz for a 25-nm-gate lattice-matched HEMT with a d of 4 nm. We also fabricated 25-nm-gate pseudomorphic HEMTs using the same processing technique, and obtained an f_T of 562 GHz with a d of 4 nm. This f_T is the highest value ever reported for any transistor.