DRAMセルアレーを用いた10^6シナプス、デジタルニューロチップの検討

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タイトル別名
  • A 10^6-Synapse,Digital Neural Network Chip Utilizing DRAM Cell Array

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抄録

DRAMセルアレーを用いたデジタルニューロチップアーキテクチャの検討を行なった。携帯機器での使用を考慮して電源電圧は1.5Vとした。オンチップのDRAMセルアレーにより10^6本の結合重み値を8ビットのデジタル値で記憶することができる。リフレッシュはニューラルネットワークの演算中に自動的に行なわれる。メモリセルアレーと演算回路を高密度に結合するために、ピッチ整合型演算回路配置方式と積和演算のための複合型乗算器単位回路を提案した。また、低消費電力化のために1.5Vの電源電圧の採用に加えてダイナミック型データ転送回路を提案した。0.5μmCMOS技術を仮定した検討の結果、チップサイズ、消費電力、演算速度はそれぞれ、15.4x18.6mm、75mW、1.37GCPS(Giga Connections Per Second)となることが予想される。8kビットのオンチップDRAMセルアレーと積和演算器を集積した実験用小規模チップを試作して基本動作を確認した。

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詳細情報 詳細情報について

  • CRID
    1570291227455009536
  • NII論文ID
    110003180027
  • NII書誌ID
    AN10013141
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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