SOI CMOSプロセスを用いて作成したL帯整合回路一体形Si-MMIC低雑音増幅器 L-Band On-chip Matching Si-MMIC Low Noise Amplifier Fabricated in SOI CMOS Process

SOI(Silicon On Insulator)基板を用いて作成されたICは, 通常の低抵抗Si基板を用いたICに比べて, トランジスタの基板容量が低減され, トランジスタの利得を高めることができるので, 高周波に適していると考えられる.また, スパイラルインダクタなどの受動回路素子の基板容量が低減されるので, チップ上に形成されたスパイラルインダクタをリアクティブ整合素子として用いる整合回路一体形Si-MMICに適していると考えられる.ここでは, 0.35μmSOI CMOSプロセスを用いてSOI基板上に作成したスパイラルインダクタと通常の低抵抗Si基板上に作成したスパイラルインダクタの両者について, 等価回路パラメータの抽出を行い, その基板容量値の違いを定量的に明らかにした.外形寸法300μm×300μm, 線路幅11μm, 線路間隔10μm, ターン数4のスパイラルインダクタにおいて, バルクSiの場合比べて, 基板間容量値が約50%低減されることが分かった.さらに, このスパイラルインダクタを用いて, リアクティブな入出力整合回路を構成したL帯整合回路一体形Si-MMIC低雑音増幅器の試作した.3V, 3mAで動作し, 2.1GHzにおいて利得8.7dB, NF4.2dB, IIP3-2dBmの性能を得た.

Silicon On Insulator (SOI) CMOS IC have relatively high gain FET comparing with conventional BiCMOS IC, because of the reduction in lossy parasitic capacitance of FET due to the substrate structure. And also, it seems that on-chip matching SOI CMOC Si-MMIC with low loss reactive matching circuit can be realized, if the lossy parasitic capacitance of on-chip spiral inductor is reduced by changing the substrate. In this paper, spiral inductors were fabricated in both 0.35μm SOI CMOS process and standard BiCMOS process. In the case of SOI CMOS, the extracted parasitic capacitance of the spiral inductor can be reduced to a half of that in the case of conventional BiCMOS. By using this spiral inductor for the reactive matching circuit, on-chip matching SOI CMOS Si-MMIC LNA was developed. This LNA performs 8.7dB gain, 4.2dB NF, -2dBm IIP_3 at 2.1GHz with 3V, 3mA d.c.power.