フェールセーフプロセッサのシステムLSI化  [in Japanese] A Fail-safe Risc Processor with System LSI Technologies  [in Japanese]

本論文では、セイフティクリティカルな制御分野に用いられるバス同期式フェールセーフ(FS)コンピュータを一つのLSIチップ化することを目指し, その構成要素であるFSプロセッサのシステムLSI化について検討している.本プロセッサは, 一つのLSIチップに二つのプロセッサ(MPU)及びその処理が完全に一致しているかを検出するフェールセーフ照合回路を組み込んだものである.システムLSI化に伴う共通モード故障に対する安全性の喪失などの懸念に対する対策として, 内部の故障診断にM系列疑似ランダム符号語出力を利用するなどの新たな概念を導入し, フェールセーフ化を図った.

In this work, a system LSI for a bus-level synchronized computer system is discussed. The bus-level synchronized computer system is widely utilized in the field of railway signaling of Japan. It may be recognized that there is a problem of disadvantage in a manufacturing cost reduction. We intend to integrate a bus-level synchronized fail-safe(FS) computer into an LSI chip in expectation of cost reduction and performance enhancement. An economical FS one-chip computer by utilizing system LSI technology is realized. It assures fail-safety by means of new fault diagnosis mechanism depending on an M-sequence code signature.