ディジタル信号処理向けプロセッサコアの面積/遅延見積り手法  [in Japanese] Area/Delay Estimation Techniques for Digital Signal Processor Cores  [in Japanese]

2種類のレジスタファイルを持つディジタル信号処理向けプロセッサのハードウェア/ソフトウェア協調合成システムでは,ハードウェア/ソフトウェア分割の評価値として,アプリケーションプログラムの実行時間の見積り値と生成されるプロセッサコアの面積の見積り値が必要となる.これら見積り値を得るためには,実際にシステムを用いてハードウェアユニットを変化させ得られたプロセッサコア記述を論理合成ツールで論理合成した結果を解析し,見積り式を導出する必要がある.本稿では,プロセッサコアの面積見積り式および遅延見積り式の導出方法とその検証結果について報告する.面積見積り式の導出では,まず,プロセッサコアの面積がプロセッサカーネルとカーネルに付加されるハードウェアユニットの面積の和として表されることを示す.しかも,プロセッサカーネルの面積が付加するハードウェアユニットに依存する部分と汎用レジスタ数に依存する部分に分離して考えられる点に注目する.導出した面積見積り式によるプロセッサコアの面積見積り値は,論理合成結果後の面積値と比較して,誤差を2%程度に抑えられることが分かった.遅延見積り式の導出では,クリティカルパスを構成する演算器ごとに見積り式を導出することにより誤差を小さくできることを示す.導出した遅延見積り式によるプロセッサコアの1クロック周期は,論理合成結果後の1クロック周期と比較して,誤差を2ns以下に抑えられることが分かった.

A hardware/software cosynthesis system for digital signal processors with two types of register files requires to certain evalution values in the phase of hardware/software partitioning. These evaluation values are execution time of a given application program and a hardware cost of a generated processor core. In order to obtain these evaluation values, we, in advance, configure a variety of hardware units and the results are logic-synthesized and analyzed to establish estimation equations. We propose techniques for deriving the convincing equations which estimate both the delay and the area of the target processor core. For the area estimation, we show that the total area can be derived by the summation of area of a processor kernel and area of additional hardware units. The processor kernel area amounts to two independent rules: (1) area corresponding to an overhead when extra hardware units are added; (2) the size of general-purpose resisters. We have compared the derived estimation values with the in-advance logicsynthesized data. Errors of the area estimation are less than 2%. For the delay estimation, we can reduce estimation errors by focusing on the functional units on a critical path. Errors of the delay estimation are all less than 2ns.