2種類のレジスタファイルを持つディジタル信号処理向けプロセッサのハードウェア/ソフトウェア分割手法  [in Japanese] A Hardware/Software Partitioning Algorithmfor Digital Signal Processors with Two Types of Register Files  [in Japanese]

本稿では,ビット幅の異なる2種類のレジスタファイルを持つディジタル信号処理向けプロセッサのプロセッサを対象としたハードウェア/ソフトウェア分割手法を提案する.本手法は,アプリケーションプログラムをコンパイルしたアセンブリコード,アプリケーションデータによるアプリケーションプログラムの解析結果とアプリケーションプログラムの実行時間制約を入力とし,プロセッサのアーキテクチャとそのプロセッサ上で動作するアセンブリコードを出力とする.合成するプロセッサは,複数個の命令を同時に実行するVLIWタイプのプロセッサであり,プロセッサカーネル,2種類のレジスタファイルと複数のハードウェアユニットで構成される.ハードウェアユニットとしてハードウェアループ,アドレッシングユニット,複数個の演算器,複数個のデータメモリバス構成をとることが可能である.レジスタファイルはビット幅の異なる2種類のレジスタファイルを考えることができる.アプリケーションプログラムに記述される変数を適切なビット幅のレジスタに割り当てることによりレジスタファイルのハードウェアコストを削減できる.演算器に関しては,同じ演算を実現するのに複数種類の演算器を用意する.アプリケーションプログラムに応じて適切なハードウェアコスト,遅延を持つ演算器を選択することにより,演算器のハードウェアコストが削減できる.計算機実験により提案手法を評価した結果を報告する.

This paper proposes a hardware/software partitioning algorithm for digital signal processors with two types of register files. Given a compiled assembly code, analyzed application data and a timing constraint of execution time, the proposed algorithm generates a processor architecture with new assembly code for the processor. The target processor has a VLIW-type core consisting of a processor kernel, two resister files and multiple hardware units such as hardware loops, addressing units, functional units and data memory buses. Two types of register files have different bit width, and we can reduce total hardware costs for the register files by assigning variables to the appropriate register file. Also, our hardware unit library includes more than one functional units for a single operation arithmetic or logical. We can reduce total hardware costs selecting appropriate functional units depending on the given application program. The experimental results show the effectiveness of the proposed algorithm.