基板バイアス印加時のスケーリング則  [in Japanese] Scaling Law with Substrate-Bias  [in Japanese]

通常の電源系である[V_<DD>, V_<SS>]の他に、新たな基板電源系[V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)]を追加し、電気的に分離した4種類の基板バイアスで多値の閾値電圧を持たせたCMOS回路で、[V_<DD>, V_<SS>]の根元でソース端子が接続する全てのプルアップ/プルダウン・トランジスタに高い閾値電圧を持たせて、それら電流を制御する回路方式を提案している[1]。本稿では、その方式の電源電圧と閾値電圧を中心にスケーリング則を見直した。一層の低消費電力化達成には、漏れ電流を防止する急峻な「カットオフ」が重要であり、そのサブスレッショルド領域における特性を解析し、今後の低消費電力設計の方向を再検討した。

By using new substrate-bias power lines [V_<DD>'(>V_<DD>), V_<SS>'(<V_<SS>)] in addition to common power supply lines [V_<DD>, V_<SS>], we proposed to develop CMOS circuits with four kinds of threshold voltages (V_T) by the separated substrate-biases, and to control the currents by all of pull-up/pull-down MOSFETs with high V_T, of which source terminals are connected to the base of [V_<DD>, V_<SS>] [1]. In this paper, focusing on the voltage sources and threshold voltages, we re-study the law of scaling based on this circuit architecture. From a viewpoint of abrupt "Cut-Off" characteristics to reduce a leak current for extremely low power, we analyze the subthreshold characteristics and re-examine the guidelines for extremely low power design.