多段ゲーティング制御におけるクロックツリー合成手法  [in Japanese] Clock Tree Synthesis for Multi Stage Gating  [in Japanese]

グーテッドクロック設計は、LSIの低消費電力化にとって有望な方法である。本論文では、グーテッドクロック設計、特に多段グーティングされた場合においても、スキュー・ディレイを制御するのに適したクロックツリー構造、およびクロックツリーを生成するアルゴリズムについて提案する。また、イネーブル信号まわりのタイミング設計を容易化するレイアウト設計フローについても述べる。実験によれば、スキュー・ディレイを最小化し、タイミング制約違反なく、消費電力を27-50%削減することができた。

The clock gating is one of the most effective ways for designing low power LSIs. In this paper, we introduce a novel clock tree structure suitable for multi stage gated clock design and propose the algorithm for generating such gated clock tree. The layout design flow is also described where it makes easy to assure the the timing constraints around clock enable signals. The experimental results show that the proposed method has achieved 27-50% reduction of chip power with no timing violations and also minimized clock skews and delays.