パス遅延故障におけるパス選択とテスト生成について  [in Japanese] On Path Selection and Test Generation for Path Delay Faults  [in Japanese]

パス遅延故障モデルは高性能なVLSIのテストに有効であるが、回路のパス数が非常に大きくなる場合がある、またはテスト不能なパスが多く含まれる場合があるなどの理由により、効果的なテストが困難である。本論文では、パス遅延故障に対するテスト生成手法を提案する。提案手法はテスト不能パス解析の結果を用い、活性化できる可能性が高く、回路内の各信号線に対して大きな遅延時間を与えるパスの集合を選択する。選択されたパスに対してATPGを適用し、パス遅延故障のテストパターンを生成する。本論文では、ISCASベンチマーク回路に対する実験結果により、本手法の有効性を示す。

The path delay fault model is efficient for testing high-performance VLSIs. However, there is difficulties to realize an effective path delay testing, such that a logic circuit occasionally contains a huge number of paths, and a large percent of these paths is frequently untestable. In this paper we present a test generation method for path delay faults. Proposed method selects a path set that contains potentially sensitizable paths which gives the larger delay to each line utilizing the result of untestable paths analysis. Then the method generates test patterns applying ATPG to selected paths. In this paper we show the efficiency of the method with the result of the application to ISCAS benchmark circuits.