完全故障検出効率を保証するレジスタ転送レベルでの非スキャンテスト容易化設計法 A Non-Scan DFT Method at Register-Transfer Level to Achieve Complete Fault Efficiency

本稿では,レジスタ転送レベル(RTL)で記述されたVLSI回路に対する,完全故障検出効率を保証するテスト容易化設計法を提案する.VLSI回路は,一般にコントローラとデータパスで構成されており,コントローラとデータパスは内部接続信号(コントロール信号およびステータス信号)で接続されている.提案手法は,コントローラとデータパスを分離し(内部接続信号を疑似的に外部入出力として),コントローラとデータパスそれぞれに対してテスト容易化設計およびテスト生成を行う[1][2, 3].そして,得られたテストパターンをVLSI回路に実動作速度で印加できることを保障するため,テストプラン生成回路と呼ばれるテスト用のコントロールベクトル系列を生成する回路を,内部接続信号に対して付加する.本稿ではさらに,ベンチマーク回路を用いた実験により,完全スキャン設計法と同等のハードウェアオーバヘッドで,テスト生成時間およびテスト実行時間を短縮できることを示す.

This paper presents a non-scan design-for-testability (DFT) method for VLSIs designed at registertransfer level (RTL) to achieve complete fault efficiency. In RTL design, a VLSI generally consists of a controller and a data path. The controller and the data path are connected with internal signals: control signals and status signals. The proposed method consists of the following two steps. First, we apply our DFT methods [1] and [2, 3] to the controller and the data path, respectively. Then, to support at-speed testing, we append a test plan generator which generates a sequence of test control vectors for the modified data path. Our experimental results show that the proposed method can reduce significantly both of test generation time and test application time compared with the full-scan design, though the hardware overhead of our method is slightly larger than that of the full-scan design.