PCIバスに付加する再構成可能ボードの試作評価 Design and Implementation of Reconfigurable PCI card

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抄録

Field Progammable Gate Array(FPGA)等の再構成可能デバイスを用いて多くの応用プログラムの実行時間を短縮できるが,パーソナル・コンピューティングへの適用に関しては依然検討課題が多い.個人用途ではコスト面から再構成可能な論理規模が制約され,汎用バスの性能からデータ転送幅や遅延時間が制限される.これらの制限とハードウェア化による利益を定量的に評価するためPCIバス用再構成可能ボートを試作した.ハードウェアの単純化によりコストを抑え,再構成時間を1〜1Omsに短縮して小規模応用にも適用可能とする.大規模応用ではボートを複数使用するか実行中に構成を変更して対処する.133 Mhz Pentiumプロセッサ搭載のUnixシステムに付加して,遅延時間0.33〜0.45μ sec,転送幅8〜42 MB/s という評価結果を得た.

Recent researches have shown that many application programs can be accelerated by implementing some part of software with reconfigurable devices, e.g. Field Programmable Gate Arrays. However, there are still many problems to apply this technique to personal computing applications. Cost limits available reconfigurable logic gates and standard bus restricts transfeT rate and latency. Quantitative measurem[ent is requiral to examine viability. In this paper, the design and implementation of FPGA logic card for PCI bus is reported, in which hardware is simplified to reduce cost and configuration time to serve small applications. Run-time reconfiguration can be performed in 1-10 ms for larger applications to reclaim reconfigurable logic gates. Two or more boards can be used in parallel. This board achieves 8-42MB/s in transfer rate and 0.33-0.45 μs in latency, under FreeBSD on 133 Mhz Pentium system.

収録刊行物

  • 電子情報通信学会技術研究報告. VLD, VLSI設計技術

    電子情報通信学会技術研究報告. VLD, VLSI設計技術 96(425), 159-166, 1996-12-13

    一般社団法人電子情報通信学会

参考文献:  17件中 1-17件 を表示

被引用文献:  2件中 1-2件 を表示

各種コード

  • NII論文ID(NAID)
    110003294423
  • NII書誌ID(NCID)
    AN10013323
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • データ提供元
    CJP書誌  CJP引用  NII-ELS 
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