制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズム

• 家長 真行

  早稲田大学理工学部電子・情報通信学科

• 戸川 望

  早稲田大学理工学部電子・情報通信学科

• 柳澤 政生

  早稲田大学理工学部電子・情報通信学科

• 大附 辰夫

  早稲田大学理工学部電子・情報通信学科

書誌事項

タイトル別名

• An Area/Time Optimizing Algorithm for Control-Based Hardware Synthesis

抄録

本稿では,制御処理ハードウェアの高位合成システムのための面積/時間最適化アルゴリズムを提案する.面積/時間最適化アルゴリズムは,入力としてコールグラフおよびコールグラフを構成するコントロールフローグラフ集合を取り,面積制約および時間制約のもとに,コールグラフ全体を表す状態遷移グラフ集合を合成する.まず,時間制約のみを満足する状態遷移グラフを構築し,その後,面積制約を満足するよう状態遷移グラフを変換する.提案アルゴリズムは,コントロールフローグラフを直接的に操作するため,ビット処理および条件分岐処理といった制御処理を扱うことができ,しかも,アプリケーションプログラム全体を表す1個のコールグラフから,面積制約および時間制約を満足する複数個のハードウェア候補を列挙することができる.提案アルゴリズムをハフマン符号化を始めとする,いくつかの制御処理アプリケーションプログラムに適用し,その有効性を評価する.

収録刊行物

• 電子情報通信学会技術研究報告. VLD, VLSI設計技術

  電子情報通信学会技術研究報告. VLD, VLSI設計技術 99 (317), 15-22, 1999-09-21

  一般社団法人電子情報通信学会

キーワード

• 高位合成
• 動作合成
• 制御処理
• 面積
• 時間最適化

詳細情報

• CRID: 1573950402107780608
• NII論文ID: 110003295507
• NII書誌ID: AN10013323
• 本文言語コード: ja
• データソース種別:
  • CiNii Articles