LSI自己検査における並列シグネチャ解析器の構成

• 松嶋 智子

  職業能力開発大学校 情報工学科

• 松嶋 敏泰

  早稲田大学 理工学部

• 平澤 茂一

  早稲田大学 理工学部

書誌事項

タイトル別名

• Parallel Architecture for Signature Analyzer in LSI Self-Testing

抄録

LSIの組み込み自己検査回路として線形帰還シフトレジスタ(LFSR)を用いた各種のシグネチャ解析器が提案されている。特に、被検査回路が複数の出力を持つ場合には、Pradhanらにより提案された多入力LFSR(MLFSR)がエイリアス確率を小さくする意味で優れていることが報告されている。しかし、検査回路への入力ビット数をδとすると、MLFSRの回路規模はδに対して線形以上に増大するため、並列に出力される信号数の多い回路の検査には適さない。ここでは、δビット入力のシグネチャ解析器をHδビット入力(Hは任意の整数)に並列化する方法を提案する。この並列化回路は、入力信号数を大きくしても回路規模が線形以上にはならないため、出力信号数の大きい回路の検査に適している。

収録刊行物

• 電子情報通信学会技術研究報告. ICD, 集積回路

  電子情報通信学会技術研究報告. ICD, 集積回路 96 (21), 85-92, 1996-04-26

  一般社団法人電子情報通信学会

キーワード

• 組み込み自己検査
• シグネチャ解析
• 並列処理
• 線形帰還シフトレジスタ
• 巡回符号

詳細情報

• CRID: 1573105977273236992
• NII論文ID: 110003316811
• NII書誌ID: AN10013276
• 本文言語コード: ja
• データソース種別:
  • CiNii Articles