次世代インターネットルータ向けネットワークプロセッサ P-Gear の構成と評価 Structure and Evaluation of Network Processor for Next Generation Internet Router : P-Gear

この論文をさがす

著者

抄録

ネットワークトラフィック処理を高速かつ柔軟に行うデバイスであるネットワークプロセッサ(NP)は, パケットのパイプライン処理, 並列処理等の技法を利用し最大10〜40Gbps(Giga bit per second)程度のスループットを実現している. 本稿では, NPのスループットを更に向上させるために, ネットワークトラフィックの時間的局所性を利用するヘッダラーニングキャッシュ(HLC)とキャッシュミスハンドラ(CMH)と呼ぶハードウェアを搭載し, 命令処理量を削減する方式を提案する. 匿名化されていない実トラフィックを利用した仮想100Gbpsの機能レベルシミュレーションにより, アクセス網やミドルマイル網におけるバックボーンルータで88%以上のHLCヒット率, すなわち約5倍のスループット向上を確認した. 本方式により, 100Gbps程度のスループットを期待できる.

Network Processors (NPs) are used for network communication devices such as routers to flexibly process network traffic at high speed. Many NPs use the techniques of pipelining and/or simultaneously processing to obtain up to 10-Gbps to 40-Gbps packet processing throughput. Utilizing the temporal locality of network traffic, we propose a novel NP architecture that accelerates packet-processing throughput by using a cache called header-learning cache (HLC) and cache-miss handler (CMH). This architecture reduces the amount of processing. According to a functional level simulator with real traffic trace, 80% or higher HLC hit-rate was achieved at the access network and the middle mile network. This architecture can achieve up to about five times packet processing throughput.

収録刊行物

  • 電子情報通信学会技術研究報告. CPSY, コンピュータシステム

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 105(453), 19-24, 2005-12-02

    一般社団法人電子情報通信学会

参考文献:  9件中 1-9件 を表示

各種コード

  • NII論文ID(NAID)
    110003486813
  • NII書誌ID(NCID)
    AN10013141
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • ISSN
    09135685
  • NDL 記事登録ID
    7767282
  • NDL 雑誌分類
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL 請求記号
    Z16-940
  • データ提供元
    CJP書誌  NDL  NII-ELS 
ページトップへ