多種クロックをもつ論理回路の組込みテスト  [in Japanese] Built-In Test for Logic Circuits with Multiple Clocks  [in Japanese]

多種のクロックをもつ論理回路に対し,任意のクロック間転送を実動作速度でテスト可能な,スキャンベース組込みテスト方式を提案する.提案方式では,LFSRリシード手法を拡張し,シード毎に遷移発生・応答取込みのクロック種を指定する。クロック種組合せ毎にテストすることで,テスト時におけるフロックスキューなどタイミング設計の負担を軽減できる.また,少ないテスト長,デタ量で100%の縮退故障・遷移故障を検出するために,クロック種を意識したテスト生成,シード生成方法を述べる.提案手法の有効性を考察するために,多種クロックをもつように変更したISCASベンチマーク回路に対し,テスト長やテストデータ量を評価した結果を示す.

This paper presents an at-speed built-in test method to test for logic circuits with multiple clocks. The proposed method makes use of the LFSR reseeding technique, and specified a release and a capture clocks for each seed. At-speed testing for all pairs of clocks reduces difficulties on timing design. We also describe a test generation and seed generation methods that take multiple clocks into consideration in order to achieve complete coverage for stuck-at and transition faults with small test length and small data volume. Experimental results for ISCAS benchmark circuits with multiple clocks demonstrate that effectiveness of our approach.