ATGおよびBIST技術を応用したテストコスト削減の新手法  [in Japanese] A New Method for Test Cost Reduction using ATG and BIST Techniques  [in Japanese]

LSIのテストで高い縮退故障の検出率を得るためには,スキャン設計された回路についてデターミニスティックなテスト生成手法を用いるのが一般的である.しかし,回路規模が増加すると,テストデータ量も増加し,これがテストコストの増加につながる.テストデータ量を減らすためにはBIST手法が有効であるが,故障検出率が十分でなかったり,テストポイント挿入が必要だったりする.本研究では,テスト生成技術とBIST技術を応用し,テストコストを削減する新手法を提案する.本方法を実際の回路に適用した結果,高い故障検出率を維持しながらも,テストデータ量とテスト時間を約1/10に削減することができた.

It is common to use deterministic test generation of full-scan design for high stuck-at fault coverage in LSI testing. However, test data size increases for very large scale circuits, and test cost also increases. BIST is effective to reduce test cost for these circuits, but there is inadequate fault coverage or necessity of test point insertion. In our study, we suggest a new method for test cost reduction using ATG and BIST techniques. The result showed this technique reduced test data size and test time to about 1/10 with high fault coverage.