レジスタ転送レベル回路に対するテストプラン埋め込み型テスト容易化設計法  [in Japanese] A DFT Method with Embedded Test Plans for RTL Circuits  [in Japanese]

本稿では、データパスとコントローラから成るレジスタ転送レベル回路のテスト容易化設計法を提案する。提案手法では、組合せ回路用テスト生成法を用いた階層テスト生成、強可検査性に基づいており、完全故障検出効率を保証し実動作速度テストが可能である。本手法ではテストプランをコントローラに埋め込むことにより、ハードウェアオーバヘッドが小さいことを特長とする。ベンチマーク回路を用いた実験により提案手法の有効性を示す。

This paper proposes a design-for-testability(DFT) method of a register transfer level circuit which consists of a datapath and a controller. Our DFT method is based on both hierarchical testing and strong testability, and hence, guarantees complete fault efficiency and allows at-speed testing. By embedding test plans for the hierarchical testing in the original controller, we achieve very low hardware-overhead. The experiment results show the effectiveness of the proposed method.