0.10μm DRAM用MIM/Ta_2O_5キャパシタプロセスの開発  [in Japanese] Development of MIM/Ta_2O_5 Capacitor Process for 0.10 μm DRAM  [in Japanese]

Abstract

加工寸法の微細化に伴いDRAMの蓄積容量を確保することが困難になる状況で,高誘電率絶縁膜を用いたキャパシタプロセスが熱望されている.そこで,電極材料にルテニウムを採用したMIM/五酸化タンタルキャパシタプロセスを開発した.新規に,ルテニウムCVD技術,耐酸素バリヤメタルとしてのアモルファス窒化タンタル,及び過ヨウ素酸によるルテニウム汚染除去技術を開発し,0.13μm DRAMへの実装を通し,シリコン酸化膜換算膜厚0.8nmのキャパシタ性能を実現した.本プロセスは,0.10μm DRAM以降への適用が可能であると考える.

Journal

The transactions of the Institute of Electronics, Information and Communication Engineers. C   [List of Volumes]

The transactions of the Institute of Electronics, Information and Communication Engineers. C J85-C(10), 934-943, 2002-10-01  [Table of Contents]

The Institute of Electronics, Information and Communication Engineers

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Codes

  • NII Article ID (NAID) :
    110004069148
  • NII NACSIS-CAT ID (NCID) :
    AA11412446
  • Text Lang :
    JPN
  • Article Type :
    ART
  • ISSN :
    13452827
  • NDL Article ID :
    6302731
  • NDL Source Classification :
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No. :
    Z16-607
  • Databases :
    CJP  NDL  NII-ELS 

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