クラスタ段数最小化を目的としたLUT型FPGAのパッキング手法

• 勝木 裕二

• 松永 裕介

Bibliographic Information

Other Title

• クラスタダンスウ サイショウカ オ モクテキ ト シタ LUTガタ FPGA ノ パッキング シュホウ
• 組込技術とネットワークに関するワークショップETNET2006
• クミコミ ギジュツ ト ネットワーク ニ カンスル ワークショップ ETNET2006

Journal

• 情報処理学会研究報告 = IPSJ SIG technical reports

  情報処理学会研究報告 = IPSJ SIG technical reports 2006 (28), 121-126, 2006-03

  東京 : 情報処理学会

Keywords

• EDA
• 遅延削減
• Packing
• Delay reduction

Details

• CRID: 1520290884505774464
• NII Article ID: 110004683864
• NII Book ID: AN10539294
• ISSN: 09196072
• NDL BIB ID: 7874038
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I7874038
• Text Lang: ja
• NDL Source Classification:
  • ZM13(科学技術--科学技術一般--データ処理・計算機)
• Data Source:
  • NDL
  • CiNii Articles