回路変更を用いたプロトタイプ設計検証における高速化(検証,組込技術とネットワークに関するワークショップETNET2007)  [in Japanese] Acceleration of Prototyping Design Verification Using Circuit Modification  [in Japanese]

電子機器の普及に伴い,高機能化が進むSoC(System on Chip)開発において,設計期間の60%以上を占める検証期間の短縮が求められている.検証では,シミュレーションが主に用いられているので,シミュレーションの高速化が重要である.一般的には,FPGA などのハードウェアを用いたエミュレーションによってシミュレーションの高速化を図るが,エミュレーションによる高速化だけでは十分ではない.そこで同期式マイクロパイプライン方式を提案し,高速なクロックで機能検証を行う手法を示す.同期式パイプライン法は,一次元的に処理が行われる場合には有効に適用できる.また,パイプライン各段の組合せ回路の高速化として,組合せ回路の最長経路のfalse path化による手法,とくに0信号伝播と1信号伝播を分けて伝播する手法を示す.

In recent SoC (System on Chip) design, more then 60% of design period has been spent by the verification, so we need efficient verification method to reduce the verification time. In the verification, functional simulation is mainly applied, and the acceleration of the simulation by using hardware emulation with FPGA is considered effective. The emulation for large circuits, however, is rather slow, and the speed-up is expected for the reduction of the verification time. In this report, we show an accelerator method based on synchronous pipelining and false-path based combinational circuit delay reduction method. The synchronous pipelining is effective to one-dimensional processing circuits. In the false path-based methods, we focus on the 0&1 skip method where we propagate 0-signal and 1-signal separately.