非同期式回路に基づく耐劣化故障性実現に関する考察(ディペンダブルコンピューティングシステム及び一般)  [in Japanese] An approach to tolerating delay faults based on asynchronous circuits  [in Japanese]

半導体プロセス技術の進歩に伴い,大規模でディペンダブルなVLSIを実現する上で,今までにないようなタイプの故障が問題となりつつある.本稿は,使用中のストレスに起因するチップ内の局所的な性能劣化がハードウェア演算装置に与える影響について,データフローグラフレベルで解析し,非同期式回路による回路実現の優位性を示すとともに,非同期式回路と演算器再割り当てに基づいて耐劣化故障性を実現する一手法を提案する.

Recent advances in semiconductor process technologies cause new types of faults, which should be handled in order to obtain large and dependable VLSI systems. This report focuses on a type of faults that are caused by the stress during the operation and degrade performance of the circuit components. We analyze the influence of those delay faults in a data-flow level of bardware accelerators showing that asynchronous circuits are more robust than synchronous circuits with respect to such delay faults, and propose an approach to tolerating them using asynchronous circuit technologies and operational unit reallocation.