ロジックプロセス互換型SESOメモリセルによる低ソフトエラー(0.1FIT/Mb)、高速動作(100MHz)、長リテンション(100ms)の実現(低電圧/低消費電力技術,新デバイス・回路とその応用)  [in Japanese] A Fully Logic-Process-Compatible, SESO-memory Cell with 0.1-FIT/Mb Soft Error, 100-MHz Random Cycle, and 100ms Retention  [in Japanese]

SESO (Single Electron Shut-off)トランジスタのプロセスを見直し、ロジックプロセス互換性を実現した。90nmロジックプロセスにより、SESOメモリとして初めてアレイの試作・評価を行い、ソフトエラーのシミュレーションも行った。その結果、0.1FIT/Mbのソフトエラー、100MHzのランダムサイクル、100msのリテンション特性を確認した。また、書き込みを高速化するキャッシュ方式やSESOトランジスタを用いた論理回路用ダイナミックラッチ回路の検討も行った。

We proposed a fully logic compatible process for a single electron shut-off transistor (SESO). A 1-kb memory-cell array composed of SESO cells was fabricated with the 90-nm logic process for the first time. It features a 0.1-FIT/Mb soft error, 100-MHz random cycle, and 100-ms retention. In addition to a logic-compatible cell structure and a write-data caching scheme, a backup latch circuit with SESO transistors for logic application was also fabricated.