メタスタビリテイを利用した真性乱数生成回路の FPGA による実装 FPGA Implementation of Metastability-based True Random Number Generator

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著者

    • 畑 尚志 HATA Hisashi
    • 豊橋技術科学大学・知識情報工学系 Dept. Knowledge-based Information Engineering, Toyohashi University of Technology
    • 市川 周一 ICHIKAWA Shuichi
    • 豊橋技術科学大学・知識情報工学系 Dept. Knowledge-based Information Engineering, Toyohashi University of Technology

抄録

真性乱数生成回路 (TRNG) をデジタル回路で実装する手法として,ラッチのメタスタビリティを利用する回路が提案されているラッチ型 TRNG は実装が難しいためカスタム LSI で実現されてきたが,本研究では FPGA で実装する手法を提案する.提案回路は乱数品質を高めるためにハードマクロで実装し,クロックスキュー低減や内部ノードの負荷均衡化に配慮した.さらに乱数品質と生成速度を改善するため,複数ラッチの出力を XOR してエントロピー収穫を行っている.作成した TRNG は Xilinx Virtex4 FPGA XC4VFX20 に実装し,NIST テストに後処理なしで通過することを確認した.ラッチ 128 個からなる TRNG で,回路規模 290 Slice,生成速度 8.33 Mbps を実現した.Metastability of RS latch is utilizable as an entropy source for true random number generators (TRNG). This kind of TRNG is comprised of logic gates, which can be integrated into a logic LSI. Though latch-based TRNG has been mostly implemented with full-custom LSI technology, this study presents an implementation with common FPGA technology. The RS latch in our TRNG is implemented as a hard-macro to guarantee the quality of randomness, minimizing the clock skew and load imbalance of internal nodes. The quality and throughput are further improved by XOR'ing the output of 32-128 latches. The derived design was implemented with Xilinx Virtex4 FPGA (XC4VFX20), and passed NIST test without post-processing. A TRNG of 128 latches occupies 290 slices, while achieving 8.33 Mbps throughput.

Metastability of RS latch is utilizable as an entropy source for true random number generators (TRNG). This kind of TRNG is comprised of logic gates, which can be integrated into a logic LSI. Though latch-based TRNG has been mostly implemented with full-custom LSI technology, this study presents an implementation with common FPGA technology. The RS latch in our TRNG is implemented as a hard-macro to guarantee the quality of randomness, minimizing the clock skew and load imbalance of internal nodes. The quality and throughput are further improved by XOR'ing the output of 32-128 latches. The derived design was implemented with Xilinx Virtex4 FPGA (XC4VFX20), and passed NIST test without post-processing. A TRNG of 128 latches occupies 290 slices, while achieving 8.33Mbps throughput.

収録刊行物

  • 研究報告システムLSI設計技術(SLDM)

    研究報告システムLSI設計技術(SLDM) 2009(7(2009-SLDM-138)), 25-30, 2009-01-22

    一般社団法人情報処理学会

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各種コード

  • NII論文ID(NAID)
    110007131424
  • NII書誌ID(NCID)
    AA11451459
  • 本文言語コード
    JPN
  • 資料種別
    Technical Report
  • ISSN
    09196072
  • NDL 記事登録ID
    9792679
  • NDL 雑誌分類
    ZM13(科学技術--科学技術一般--データ処理・計算機)
  • NDL 請求記号
    Z14-1121
  • データ提供元
    CJP書誌  NDL  NII-ELS  IPSJ 
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