抄録
リコンフィギャラブルIP(Intellectual Property)をSoC(System on a chip)に搭載することで,専用回路であるASIC(Application Specific Integrated Circuit)の性能を生かしつつチップに柔軟性をもたせることができる.しかしながら,代表的なリコンフィギャラブルロジックデバイスのFPGA(Field Programmable Gate Array)をそのままIPとして用いるだけでは性能面で問題がある.そこで我々はリコンフィギャラブルIPとして粒度可変論理セルVGLC(Variable Grain Logic Cell)を提案している.従来のVGLCは汎用的な使用を目的としているのに対し,本稿では算術アプリケーションに特化した配線構造を提案する.データフローグラフより接続構造における特徴量を抽出し,配線構造として用いた場合の評価を行った.結果として,FFT,FIRを対象とした場合,クラスタ内部の論理ブロック数が4の場合に平均して最も実装効率が良くなった.また,両演算を同一の配線構造でマッピングを行う場合,それぞれ個別の配線構造と比較して,配線に要するスイッチ数の増加は33%に抑えられることがわかった.
A Reconfigurable Logic Device (RLD), which has circuit programmability, is applied to embedded systems as a hardware Intellectual Property (IP) core. However, conventional RLDs, which are commercial Field Programmable Gate Arrays (FPGAs), cannot achieve efficient implementation. Then, we have proposed Variable Grain Logic Cess (VGLC) as a reconfigurable IP core. VGLC is a reconfigurable logic architecture that has both flexibility and high performance. Whereas traditional VGLC assumes general-purpose use, we propose routing architecture specialized in arithmetic applications, in this paper. We extract characteristic in the connection structure from a data flow graph, then think routing architecture using it. As a result, when we target FFT and FIR, four logic block in cluster is improves implementation efficiency most on average. In addition, when both operation are implemented by the same routing architecture, number of swiches increase 33% in comparison with each individual routing architecture.
