抄録
LSIの微細化に伴って,遅延量などのばらつきが相対的に大きくなってきており,最悪値評価に基づく設計では性能向上が難しくなってきている.この問題に対して,製造後のLSIの一部チューニングによって性能を確保することが考えられる.本稿ではデータパス回路を対象として,制御タイミング・スキューと制御ストールによって性能劣化を最小限に止めて回路を正しく動作させる手法を提案する.特にここでは与えられたデータパス回路(構造記述と制御記述)と遅延情報とから,スキュー調整を許してストール数を最小化する問題を提起し,混合整数線形計画法に基づく解法を提案する.なお提案手法が最も効率的に機能するようなデータパス合成は今後の課題となっている.
With the advance of process technologies, delay variations become relatively larger. As a result, it becomes difficult to improve a performance such as a clock frequency by a conventional worst case based design. To overcome this serious problem, we introduce a tunable LSI in which a part of LSI can be tuned after fabrication to meet timing constraints and performance requirement. In this paper, we propose a datapath which is tuned by timing skew and stall adjustments. We formulate a novel stall minimization problem with timing skew optimization, and derive a mixed integer linear programming (MILP) formulation. The tuned datapath can be expected to operate correctly with a minimum degradation. To develop a datapath synthesis which is appropriate to our approach is one of our important future works.
