A Non-snapback NMOS ESD Clamp Circuit using Gate-Coupled Scheme with Isolated Well in a Bipolar-CMOS-DMOS Process(Session 7B : Si IC and Circuit Technology)

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抄録

A novel non-snapback NMOS Electrostatic Discharge (ESD) clamp circuit is proposed in a 0.35 μm Bipolar-CMOS-DMOS (BCD) process. The proposed ESD clamp has a non-snapback characteristics using gate-coupled effect. This proposed ESD clamp circuit is developed without additional components due to replace a capacitor with an isolated parasitic capacitor. This proposed ESD clamp circuit consists of NMOS transistors with a Slicide blocking layer and a Poly resistor. The result of the proposed ESD clamp circuit is measured by 100 ns Transmission Line Pulse (TLP) system. From the measurement, it was observed that the proposed ESD clamp has approximately 50% lower triggering voltage compared to the conventional gate-grounded NMOS ESD clamp without degradation of the other ESD design key parameter.

収録刊行物

  • 電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス   [巻号一覧]

    電子情報通信学会技術研究報告. SDM, シリコン材料・デバイス 110(110), 269-274, 2010-06-23  [この号の目次]

    一般社団法人電子情報通信学会

参考文献:  13件

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各種コード

  • NII論文ID(NAID)
    110007890323
  • NII書誌ID(NCID)
    AN10013254
  • 本文言語コード
    ENG
  • 資料種別
    ART
  • ISSN
    09135685
  • NDL 記事登録ID
    10753396
  • NDL 雑誌分類
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL 請求記号
    Z16-940
  • データ提供元
    CJP書誌  NDL  NII-ELS 
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